FPGA状态机实现UART串口接收模块详解

1. 项目概述：UART串口接收与状态机设计

在FPGA开发中，状态机是最基础也最强大的设计模式之一。我最近在Xilinx K325T平台上实现了一个UART串口接收模块，这个看似简单的功能实际上涉及了状态机设计、时序控制、数据采样等多个关键环节。通过这个项目，我深刻体会到状态机设计对FPGA开发的重要性——它不仅能清晰表达系统行为，还能确保时序的可靠性。

UART（通用异步收发传输器）作为一种简单可靠的串行通信协议，广泛应用于嵌入式系统和FPGA外设通信中。接收端需要准确检测起始位、采样数据位并验证停止位，这些操作天然适合用状态机来实现。本文将详细分享我如何用三段式状态机实现一个稳定可靠的UART接收模块，包括状态划分、转移条件设计以及关键时序控制技巧。

2. 状态机设计基础与选择

2.1 状态机的核心三要素

在设计UART接收状态机之前，我们需要明确状态机的三个核心要素：

• 状态(State)：代表系统当前的工作模式。在UART接收中，我们定义了四个基本状态：IDLE（空闲）、START（起始位检测）、RECEIVE（数据接收）和STOP（停止位检测）。每个状态都对应着明确的功能行为。

• 转移条件(Transition)：决定状态何时以及如何改变的条件。例如从IDLE到START的转移条件是检测到RX线从高变低（起始位）。这些条件必须明确无歧义，且最好同步到时钟边沿。

• 输出(Output)：在特定状态下产生的动作。比如在RECEIVE状态下，每个波特率周期采样一位数据并存入移位寄存器。输出可以是组合逻辑，但更推荐用时序逻辑生成。

2.2 状态机编码方式对比

状态机的编码方式直接影响设计的可靠性和资源利用率。经过多次实践验证，我总结了三种常用编码方式的适用场景：

对于UART接收这种中等速度的设计（115200bps），我选择了顺序二进制编码。因为在50MHz系统时钟下，即使有多位同时变化产生的毛刺，也不会影响最终采样结果（我们在波特率时钟边沿采样）。

2.3 为什么选择三段式状态机

在FPGA设计中，三段式状态机是最经典可靠的结构。它的优势主要体现在：

1. 时序清晰：状态寄存和输出生成都在时钟沿完成，避免了组合逻辑产生的竞争冒险。
2. 综合友好：EDA工具能准确识别这种结构，进行更好的时序分析和优化。
3. 调试方便：每个always块功能单一，出现问题时可以快速定位。

下面是三段式状态机的基本模板：

verilog复制// 第一段：状态寄存器（时序逻辑）
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) current_state <= IDLE;
    else current_state <= next_state;
end

// 第二段：下一状态逻辑（组合逻辑）
always @(*) begin
    case (current_state)
        IDLE: if (start_cond) next_state = START;
        // 其他状态转移...
    endcase
end

// 第三段：输出逻辑（时序逻辑）
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) outputs <= 0;
    else case (current_state)
        START: begin /* 状态相关输出 */ end
        // 其他状态输出...
    endcase
end

关键提示：在同一个always块中绝对不要混用阻塞(=)和非阻塞(<=)赋值！组合逻辑用阻塞赋值，时序逻辑用非阻塞赋值，这是避免竞争条件的黄金法则。

3. UART接收模块详细实现

3.1 模块参数与接口设计

我们的UART接收模块设计为参数化模块，便于在不同项目中复用：

verilog复制module uart_rx #(
    parameter D_WORD_NUM = 8,        // 数据位数（通常为8）
    parameter BAUD_DIV = 434         // 波特率分频系数（50MHz/115200≈434）
)(
    input clk,                       // 系统时钟（50MHz）
    input rstn,                      // 低电平复位
    input uart_rx_i,                 // 串行输入
    output [D_WORD_NUM-1:0] uart_rx_data_o,  // 并行输出数据
    output uart_rx_done              // 帧接收完成标志
);

波特率分频系数的计算公式为：

code复制BAUD_DIV = 系统时钟频率 / 目标波特率
例如：50,000,000 / 115200 ≈ 434

3.2 状态转移设计与实现

UART接收状态机的状态转移图如下：

code复制IDLE → (检测到起始位) → START → (波特率周期后) → RECEIVE → (收齐8位数据) → STOP → (完成) → IDLE

对应的Verilog实现：

verilog复制localparam IDLE    = 4'd0;
localparam START   = 4'd1;
localparam RECEIVE = 4'd2;
localparam STOP    = 4'd3;

reg [3:0] current_state, next_state;

// 状态寄存器（第一段）
always @(posedge clk or negedge rstn) begin
    if (!rstn) current_state <= IDLE;
    else current_state <= next_state;
end

// 状态转移逻辑（第二段）
always @(*) begin
    next_state = current_state; // 默认保持当前状态
    case(current_state)
        IDLE: if (!rx_c1) next_state = START;  // 检测起始位下降沿
        START: if(baud_clk) next_state = RECEIVE;
        RECEIVE: if ((bit_cnt == D_WORD_NUM-1) && baud_clk) 
                    next_state = STOP;
        STOP: next_state = IDLE;
        default: next_state = IDLE;
    endcase
end

3.3 关键子模块实现细节

3.3.1 输入同步与亚稳态处理

异步信号（如UART_RX）直接进入FPGA可能引发亚稳态问题。采用两级寄存器同步是标准解决方案：

verilog复制reg rx_c0, rx_c1;  // 同步寄存器
always @(posedge clk) begin
    rx_c0 <= uart_rx_i;  // 第一级同步
    rx_c1 <= rx_c0;      // 第二级同步
end

3.3.2 波特率时钟生成

波特率时钟通过计数器实现，每个波特率周期产生一个脉冲：

verilog复制reg [15:0] baud_cnt;
always @(posedge clk or negedge rstn) begin
    if (!rstn) baud_cnt <= 0;
    else if (start) begin  // 只在接收期间计数
        if (baud_cnt >= BAUD_DIV - 1) baud_cnt <= 0;
        else baud_cnt <= baud_cnt + 1;
    end else baud_cnt <= 0;
end
assign baud_clk = (baud_cnt == BAUD_DIV - 1);  // 波特率时钟

3.3.3 数据采样与串并转换

数据采样点在每个数据位的中间位置（BAUD_DIV/2），采用右移方式实现串并转换：

verilog复制// 数据采样使能（在数据位中间采样）
assign data_en = (baud_cnt == (BAUD_DIV >> 1)); 

reg [D_WORD_NUM-1:0] rx_shift;
always @(posedge clk or negedge rstn) begin
    if (!rstn) rx_shift <= 0;
    else if (data_en && (current_state == RECEIVE))
        rx_shift <= {rx_c1, rx_shift[D_WORD_NUM-1:1]};  // LSB在前
end

经验分享：实际调试中发现，在BAUD_DIV/2位置采样能获得最佳的抗干扰能力。我曾尝试在BAUD_DIV-2位置采样，但在高波特率下容易受到信号振铃影响。

3.4 完整代码结构解析

完整的UART接收模块包含以下功能单元：

1. 状态机控制单元：管理状态转移流程
2. 波特率生成器：产生精确的采样时钟
3. 数据采样单元：在最佳时刻采样数据位
4. 串并转换器：将串行数据转为并行
5. 输出锁存单元：在完整帧接收后输出数据

各单元通过状态机协调工作，形成清晰的数据流：

code复制异步输入 → 同步处理 → 状态机控制 → 波特率生成 → 数据采样 → 串并转换 → 输出锁存

4. 调试经验与常见问题

4.1 典型问题排查指南

在实际调试中，我遇到了几个典型问题及解决方案：

4.2 关键调试技巧

1. 信号抓取策略：在调试状态机时，建议同时抓取以下信号：

   • current_state（当前状态）
   • rx_c1（同步后的串行输入）
   • baud_clk（波特率时钟）
   • bit_cnt（位计数器）

   这样能清晰看到状态转移与数据采样的对应关系。

2. 虚拟Baud Rate生成：在初期验证时，可以先用虚拟波特率（如系统时钟分频）测试，确认基本功能正常后再切换到实际波特率。

3. 边界条件测试：特别测试以下场景：

   • 起始位不是完整的波特率周期
   • 数据帧中间有毛刺
   • 连续快速发送多帧数据

4.3 性能优化建议

1. 资源优化：如果FPGA资源紧张，可以考虑：

   • 将状态编码改为二进制编码
   • 共享部分计数器资源
   • 减少不必要的寄存器

2. 时序优化：对于高波特率应用（>1Mbps）：

   • 使用格雷码状态编码
   • 增加流水线阶段
   • 优化关键路径逻辑

3. 可靠性增强：

   • 添加奇偶校验功能
   • 实现帧错误检测
   • 增加超时重机制

5. 设计验证与实测结果

5.1 测试平台搭建

我使用Xilinx K325T开发板搭建了测试环境：

• 系统时钟：50MHz
• 波特率：115200bps（BAUD_DIV=434）
• 数据位：8位
• 无校验位
• 停止位：1位

通过USB转UART工具连接PC和FPGA，使用串口调试助手发送测试数据。

5.2 典型测试案例

测试案例设计覆盖了各种边界条件：

5.3 实测波形分析

下图是使用SignalTap抓取的实际工作波形（简化版）：

code复制状态机：IDLE → START → RECEIVE → STOP → IDLE
RX信号：  1    0     10101010    1     1
采样点：      ↑     ↑↑↑↑↑↑↑↑    ↑

可以看到：

1. 在RX下降沿（起始位）后，状态机从IDLE进入START
2. 经过完整波特率周期后进入RECEIVE状态
3. 在每个数据位的中间位置（baud_cnt=217）采样数据
4. 收齐8位后进入STOP状态，最终回到IDLE

6. 扩展应用与进阶设计

基于这个UART接收模块，我们可以实现更复杂的通信功能：

1. 多字节协议处理：在接收完成中断中添加协议解析，支持多字节指令。

2. 硬件流控：增加RTS/CTS信号实现硬件流控，避免数据丢失。

3. 自适应波特率：通过测量起始位宽度自动检测波特率。

4. DMA接口：将接收数据直接存入存储器，减轻CPU负担。

5. 错误检测与纠正：添加校验和或CRC校验，提高通信可靠性。

这个状态机设计方法同样适用于其他串行协议，如I2C、SPI从机模式等。关键在于：

• 明确划分状态
• 准确定义转移条件
• 合理设计输出逻辑

在实际项目中，我已经将这种三段式状态机应用于多个设计，包括：

• 红外遥控解码
• 电机控制时序
• 传感器数据采集
• 通信协议转换

每次应用都验证了这种设计方法的可靠性和灵活性。对于FPGA开发者来说，掌握状态机设计就像掌握了数字电路的"设计模式"，能够大幅提高设计质量和开发效率。