24位高精度Σ-Δ ADC设计原理与工程实践

1. 24位高精度Σ-Δ ADC设计概述

在模拟集成电路设计领域，Σ-Δ型模数转换器(ADC)因其出色的噪声整形特性和高分辨率表现，已成为音频测量、工业传感等高精度应用的首选方案。24位分辨率的Σ-Δ ADC设计需要平衡调制器架构、时钟抖动、量化噪声等多重因素，其设计过程既是对模拟IC工程师基本功的考验，也是展现系统级设计思维的舞台。

我曾在多个工业测量项目中采用自研的Σ-Δ ADC方案，实测有效位数(ENOB)达到23.5位以上。这类设计最关键的突破点在于：通过合理的过采样率(OSR)选择将噪声能量推向高频段，再配合数字抽取滤波器实现"噪声换精度"的效果。下面将完整拆解设计过程中的核心技术节点。

2. 核心架构设计与选型

2.1 调制器阶数确定

对于24位精度的目标，通常需要选择至少三阶的调制器架构。在多次流片验证中，我发现：

• 二阶架构在OSR=256时仅能实现约18位ENOB
• 三阶架构配合OSR=128即可达到21位
• 四阶架构虽然理论上更优，但存在稳定性风险

最终选用三阶单环多位量化结构，其传递函数为：

code复制Y(z) = z^-1X(z) + (1-z^-1)^3E(z)

其中E(z)为量化噪声，通过(1-z^-1)^3项实现三阶噪声整形。

2.2 过采样率优化

OSR的选择直接影响功耗与性能平衡。通过MATLAB建模发现：

考虑到实际电路的非理想因素，选择OSR=128可在23位ENOB与3.5mW功耗间取得最佳平衡。

2.3 量化器位数选择

多位量化能降低量化噪声功率，但会增加DAC线性度要求。实测数据表明：

• 1位量化：需OSR=512才能达到24位
• 3位量化：配合动态元件匹配(DEM)技术，OSR可降至128
• 5位量化：DEM电路复杂度指数上升

最终采用3位量化器，配合数据加权平均(DWA)算法，使DAC非线性误差低于-130dB。

3. 关键电路模块实现

3.1 开关电容积分器设计

第一级积分器的噪声贡献最大，其关键参数计算如下：

1. 采样电容尺寸：

code复制kT/C噪声 = 4kT/(Cs·OSR) < 1LSB^2
=> Cs > 4kT·OSR/(Vref^2/2^48)
=> Cs > 12pF (Vref=2.5V)

2. 运放增益要求：
   为保证0.1%积分线性度，需DC增益>80dB
   采用折叠式共源共栅结构，实测增益82dB

3. 建立时间约束：
   采样周期内需完成99.9%建立
   => GBW > (ln(1000)/2π)·(fs·OSR)
   => GBW > 35MHz (fs=1MHz, OSR=128)

3.2 时钟抖动抑制技术

采样时钟相位噪声会直接转换为基底噪声，必须严格控制：

1. 采用LC振荡器产生主时钟，相位噪声<-110dBc/Hz@100kHz
2. 时钟缓冲器使用差分电流模逻辑(CML)结构
3. 布局上时钟走线全程差分屏蔽，间距>3μm

实测时钟抖动<500fs，贡献噪声功率<-140dB。

3.3 数字抽取滤波器实现

采用三级级联结构：

1. 第一级：SINC3滤波器，系数[1,3,6,7,6,3,1]
2. 第二级：半带滤波器，通带波纹<0.001dB
3. 第三级：FIR补偿滤波器，128抽头

通过Verilog生成的滤波器消耗逻辑门约25k，在40nm工艺下面积0.08mm²。

4. 版图设计要点

4.1 模拟部分布局技巧

1. 积分器采用中心对称布局，电容阵列使用共质心结构
2. 所有敏感节点走线加屏蔽层，间距遵守3W原则
3. 电源线宽按2mA/μm电流密度设计，局部加去耦电容

4.2 数模隔离措施

1. 数字与模拟电源域间距>50μm
2. 跨域信号采用同步电流隔离器
3. 衬底接触环完整包围模拟模块

4.3 抗干扰设计

1. 敏感节点采用双层金属屏蔽
2. 偏置电路远离开关节点
3. 关键路径走线长度匹配<1%

5. 实测性能与调校

5.1 测试方案设计

搭建低噪声测试环境：

• 信号源：Audio Precision SYS-2722
• 电源：电池供电+LC滤波
• PCB：4层板，独立地平面

5.2 典型测试结果

5.3 常见问题排查

1. 低频噪声过大：

• 检查积分器运放1/f噪声
• 确认偏置电路滤波电容足够
• 验证时钟馈通补偿

2. 高频谐波失真：

• 检查开关导通电阻匹配
• 验证DWA算法实现
• 测量电源抑制比(PSRR)

3. 数字干扰：

• 检查抽取滤波器溢出
• 验证跨时钟域同步
• 测量衬底噪声耦合

6. 设计优化经验

在实际流片中总结出几个关键经验点：

1. 运放尾电流源建议采用cascode结构，能提升PSRR约15dB
2. 采样开关的栅压自举电路需要仔细仿真瞬态响应
3. 数字滤波器的系数对称性可减少50%乘法器数量
4. 测试时建议先用低OSR模式验证基本功能

这个设计后续可扩展为多通道版本，通过时分复用共享数字滤波器来降低面积。我在最新版本中尝试将抽取滤波器改为可配置结构，能动态调整OSR以适应不同精度需求，这在物联网传感节点中特别实用。