1. 项目背景与核心目标
在高速数据采集领域，FPGA与PC之间的数据传输一直是个经典难题。传统方案如USB3.0或千兆以太网，在面对ADC采样率超过100MS/s时往往力不从心。这个项目采用Xilinx FPGA的PCIe硬核配合XDMA引擎，实现了从ADC到主机的零拷贝数据传输，实测带宽稳定在3.5GB/s以上（PCIe Gen3 x4链路）。
我曾为某医疗影像设备设计过类似架构，当时用Cypress FX3方案折腾了两周都没突破800MB/s的瓶颈。后来切换到PCIe方案后，不仅带宽提升了4倍，传输延迟也从毫秒级降到了微秒级。这种性能跃迁对实时信号处理至关重要——比如在超声成像中，每增加1ms的延迟就意味着多1mm的成像深度误差。
2. 硬件架构设计要点
2.1 PCIe子系统配置
在Vivado中创建PCIe IP核时，这几个参数需要特别注意：
verilog复制pcie_blk_locn = X1Y2 // 根据具体器件选择bank位置
axibar2pciebar_0 = 0x80000000 // AXI到PCIe地址映射基址
pf0_bar2_size = 32 // 控制寄存器空间大小(2^32=4GB)
警告：Xilinx Ultrascale+器件中，PCIe硬核必须放置在GTY bank。我曾因误选GTP bank导致链路训练失败，浪费了三天查错。
2.2 ADC接口设计
以TI ADS54J60为例，其JESD204B接口需要与FPGA的GTX/GTH直连。关键约束如下：
code复制set_property DIFF_TERM TRUE [get_ports adc_clk_p]
set_property IOSTANDARD LVDS_25 [get_ports adc_data_p*]
create_clock -name adc_clk -period 5.0 [get_ports adc_clk_p]
实测中发现，当采样率超过250MS/s时，必须启用RX Equalization：
verilog复制jesd204_phy_0.RX_EQ_MODE = "LPM" // 低功耗均衡模式
jesd204_phy_0.RX_LPM_KLKH_CUT = "