ATPG技术与Tessent工具在芯片测试中的应用

1. ATPG技术概述与Tessent工具定位

在芯片设计验证领域，ATPG（Automatic Test Pattern Generation）技术是确保芯片制造良率的核心手段。我从业十年间见证过太多因为测试覆盖率不足导致的量产灾难——某次流片后才发现时钟域交叉路径的缺陷，直接导致3000片晶圆报废。这正是ATPG技术存在的意义：通过自动生成测试向量，在芯片出厂前捕捉制造缺陷。

Tessent作为Mentor（现Siemens EDA）旗下的DFT旗舰工具，其ATPG引擎采用独特的FastScan算法。与Synopsys TetraMAX相比，它在处理超大规模设计时具有显著的内存优化优势。我曾用Tessent处理过一个包含150万个触发器的AI加速器设计，在32GB内存的工作站上仍能保持流畅运行，而同类工具早已内存溢出。

2. 测试向量生成环境搭建

2.1 基础环境配置

推荐使用RHEL 7.6以上系统，实测在CentOS 8上会出现libc库兼容性问题。安装时务必注意：

bash复制export TESSENT_HOME=/opt/siemens/tessent2023.2
source $TESSENT_HOME/scripts/load_tessent

这个环境变量设置直接影响后续工具链调用。曾有个项目因为漏设PATH导致工具调用了旧版本，浪费了两天排查时间。

2.2 设计文件准备

需要准备的文件清单：

• Gate-level网表（必须是SDF反标后的）
• 对应的工艺库文件（含故障模型）
• 之前生成的STIL格式的scan_def文件

特别注意：网表必须包含完整的时序信息。去年有个项目因为前端工程师提供的网表漏掉了SDF注解，导致生成的向量在ATE上出现时序违例，不得不重新流片。

3. 测试向量生成全流程

3.1 故障模型选择

Tessent支持三种主流模型：

1. Stuck-at（固定型故障）：基础必选项
2. Transition（跳变故障）：检测时序缺陷
3. Path Delay（路径延迟）：针对关键路径

对于7nm以下工艺，建议增加Cell-Aware模型。我在某个5nm项目中发现，仅使用stuck-at模型会漏检约12%的桥接故障。

3.2 关键参数配置

在tessent_shell中设置：

tcl复制set_drc_config -coverage_goals {stuck-at 99.5 transition 95}
set_patterns -internal all -format stil -compress

这个压缩选项能将向量体积减少40%以上。但要注意：某些老型号ATE可能不支持压缩格式，需要提前确认设备规格。

4. 实战中的典型问题解决

4.1 覆盖率提升技巧

当遇到覆盖率瓶颈时（常见于复杂时钟域设计），可以：

1. 添加约束排除不可测路径：

tcl复制add_exclusions -clock_domain_crossing

2. 启用X-state传播分析：

tcl复制set_simulation -x_propagation analyze

4.2 向量验证要点

必须执行以下验证步骤：

1. 门级仿真：用实际网表跑仿真
2. 功耗分析：检查峰值电流是否超标
3. ATE兼容性检查：特别是时序对齐

去年一个项目就因为在ATE上发现clock timing skew超标，不得不重新生成向量，延误了量产进度。

5. 进阶优化策略

5.1 向量压缩技术

采用EDT（Embedded Deterministic Test）压缩：

tcl复制insert_edt -channels 32 -clock_system pll

这能将测试时间缩短60%以上。但要注意通道数选择——某次设置64通道导致布线拥塞，最终反而降低了压缩率。

5.2 多模式向量生成

对于超大规模芯片，建议分模式生成：

1. 全速测试模式
2. 低速扫描模式
3. 功耗敏感模式

需要特别处理模式切换时的初始化序列。有个项目因为漏掉PLL锁定序列，导致第一批样品测试失败。

6. 工程经验总结

在最近的一个28nm MCU项目中，通过以下优化实现了99.2%的覆盖率：

• 采用incremental模式分模块生成
• 对RAM模块使用MBIST辅助向量
• 动态调整fault优先级

测试数据对比：

实际项目中，建议在初期就建立完整的DFT流程框架。见过太多团队在tape-out前才匆忙做ATPG，结果发现scan chain连接性有问题，不得不返工。