1. 项目背景与核心挑战
最近在调试ZYNQ平台的TCP数据传输时，遇到了几个典型问题。这个案例的特殊性在于，它同时涉及PL（可编程逻辑）与PS（处理系统）的协同工作，数据需要在两者之间高效流动。经过三小时的密集调试，终于打通了整个链路，现在把关键点整理出来。
ZYNQ作为赛灵思的经典SoC架构，其双核ARM Cortex-A9处理器与FPGA可编程逻辑的紧密结合，使其在实时数据处理领域具有独特优势。但在实际开发中，PL与PS之间的数据交互往往成为性能瓶颈。本次项目需要实现PL端产生的高速数据通过TCP协议稳定传输，核心痛点集中在三个环节：
- PL生成的数据如何高效写入DDR内存供PS调用
- LWIP协议栈的优化配置以避免吞吐量下降
- DMA传输通道的防阻塞机制设计
2. PL数据写入DDR的实战方案
2.1 内存分配策略
在Vivado中配置HP0端口连接PL与DDR控制器时，必须确保内存区域是物理连续的。通过以下方式在BSP中预留256KB缓存区：
c复制#define BUF_SIZE 262144
#pragma pack(4)
__attribute__((aligned(4))) u8 tx_buffer[BUF_SIZE];
关键点在于：
- 4字节对齐满足AXI总线要求
- 禁用MMU缓存以避免一致性风险
- 使用
Xil_DCacheFlushRange()主动刷新缓存
2.2 AXI Stream到DMA的桥接
在Block Design中添加AXI DMA IP时，注意开启Scatter Gather引擎。实测表明，当包大小超过1024字节时，SG模式比直接模式吞吐量提升37%。配置示例：
tcl复制set_property CONFIG.c_include_sg 1 [get_bd_cells axi_dma_0]
set_property CONFIG.c_sg_length_width 16 [get_bd_cells axi_dma_0]
3. LWIP协议栈的深度调优
3.1 内存池与PBUF配置
修改lwipopts.h中的关键参数：
c复制#define MEM_SIZE (1024*1024)
#define PBUF_POOL_SIZE 64
#define TCP_WND (8*TCP_MSS)
#define TCP_SND_BUF (16*TCP_MSS)
调试发现：
TCP_SND_QUEUELEN超过16会导致ACK等待堆积- 启用
LWIP_NETIF_TX_SINGLE_PBUF可减少内存碎片 - 必须关闭
LWIP_TCP_TIMESTAMPS以降低CPU负载
3.2 零拷贝发送技巧
改写tcp_write()的调用方式：
c复制err_t tcp_send_pbuf(struct tcp_pcb *pcb, struct pbuf *p) {
u16_t len = p->tot_len;
err_t err = tcp_write(pcb, p->payload, len, TCP_WRITE_FLAG_COPY);
if(err == ERR_OK) {
pbuf_free(p); // 必须手动释放
}
return err;
}
警告：直接传递PBUF指针而不复制会导致内存泄漏，必须在发送成功后显式释放
4. DMA通道的防阻塞设计
4.1 双缓冲机制实现
创建两个DMA描述符交替工作：
c复制typedef struct {
u32 addr;
u32 len;
u32 ctrl;
} dma_desc;
dma_desc desc_ring[2];
desc_ring[0].ctrl = XAXIDMA_BD_CTRL_TXSOF | XAXIDMA_BD_CTRL_TXEOF;
desc_ring[1].ctrl = XAXIDMA_BD_CTRL_TXSOF | XAXIDMA_BD_CTRL_TXEOF;
通过中断回调切换当前活跃缓冲区：
c复制void DMA_IRQHandler() {
if(XAxiDma_BdRingGetIrq(ring) & XAXIDMA_IRQ_IOC_MASK) {
current_buf ^= 1; // 切换缓冲区
}
}
4.2 流量控制参数
在AXI Stream接口添加TLAST信号，并在PL中实现简单的令牌桶算法：
verilog复制reg [15:0] token_counter;
always @(posedge clk) begin
if(token_counter < 1024) begin
token_counter <= token_counter + 1;
end
if(tvalid && tready) begin
token_counter <= token_counter - 1;
end
end
assign tvalid = (token_counter > 0);
5. 性能实测数据对比
优化前后关键指标对比：
| 指标项 | 优化前 | 优化后 | 提升幅度 |
|---|---|---|---|
| 吞吐量 | 78Mbps | 312Mbps | 300% |
| CPU占用率 | 92% | 43% | 53%↓ |
| 延迟方差 | ±850μs | ±120μs | 86%↓ |
| DMA中断频率 | 12kHz | 3.8kHz | 68%↓ |
6. 踩坑记录与救火技巧
-
DMA卡死问题：当PS尝试写入正在被DMA读取的内存区域时，会导致AXI总线死锁。解决方案是在PL端添加watchdog定时器，超时后自动重置DMA引擎。
-
LWIP内存泄漏：持续调用
tcp_write()而不等待tcp_sent()回调会导致PBUF堆积。建议实现简单的滑动窗口控制：
c复制#define MAX_INFLIGHT 3
u8 inflight_cnt = 0;
void tcp_sent_cb(void *arg, struct tcp_pcb *pcb, u16_t len) {
inflight_cnt--;
}
if(inflight_cnt < MAX_INFLIGHT) {
tcp_write(pcb, data, len, TCP_WRITE_FLAG_COPY);
inflight_cnt++;
}
- DDR带宽瓶颈：当PL时钟超过150MHz时，DDR3的访问延迟会成为瓶颈。通过以下方法缓解：
- 使用AXI HP端口而非GP端口
- 开启DDR的burst模式（BL8）
- 在PL端添加128bit位宽的FIFO缓冲
这次调试最大的收获是认识到ZYNQ平台的性能瓶颈往往不在单一模块，而是产生于跨域交互的细节中。比如DMA与CPU的内存访问冲突、LWIP缓冲区与DMA描述符的同步等问题，都需要从系统层面考虑解决方案。