ARM处理器异常处理与CP15协处理器详解

1. ARM处理器异常处理机制深度解析

在ARM架构中，异常处理是处理器响应内部和外部事件的核心机制。当发生未定义指令、断点触发或系统调用等情况时，处理器会暂停当前执行流，转而执行预定义的异常处理程序。ARM1156T2-S处理器实现了完整的异常处理模型，包括七种标准异常类型和严格的优先级系统。

1.1 异常类型与优先级体系

ARM1156T2-S处理器定义了以下异常类型及其固定优先级顺序（从高到低）：

1. 复位（Reset） - 最高优先级
2. 精确数据中止（Precise Data Abort）
3. 快速中断请求（FIQ）
4. 普通中断请求（IRQ）
5. 预取中止（Prefetch Abort）
6. 非精确数据中止（Imprecise Data Aborts）
7. 断点（BKPT）、未定义指令和SVC - 最低优先级

这种优先级设计确保了关键异常能够及时响应。例如，当FIQ和精确数据中止同时发生时，处理器会先处理数据中止，然后再处理FIQ。这种顺序保证了内存访问错误的及时捕获，避免错误传播。

重要提示：FIQ处理程序必须避免访问可能触发数据中止的内存区域，否则初始的数据中止异常状态将会丢失。

1.2 异常向量表配置

异常向量表包含了各种异常处理程序的入口地址。ARM1156T2-S提供了两种向量表基址配置选项：

• V位=0：向量表位于0x00000000
• V位=1：向量表位于0xFFFF0000

通过CP15的c1控制寄存器中的V位可以设置向量表位置。表1展示了完整的异常向量偏移量和进入异常时的模式设置：

表1：ARM异常向量表结构

1.3 未定义指令处理详解

当处理器遇到无法识别的指令时，会触发未定义指令异常。这一机制常被用于指令集扩展，通过软件模拟实现硬件不支持的功能。处理流程包含以下关键步骤：

1. 保存现场：处理器自动将CPSR保存到SPSR_und，并将返回地址存入LR_und
2. 模式切换：进入未定义模式，IRQ自动禁用
3. 指令分析：异常处理程序需要确定指令长度（ARM或Thumb-2）和具体操作
4. 执行模拟：根据指令语义进行软件模拟
5. 返回处理：根据模拟结果调整返回地址

对于Thumb-2指令集的未定义指令处理，需要特别注意指令长度的判断。以下伪代码展示了如何正确获取触发异常的指令：

c复制addr = R14_undef - 2;  // 获取指令地址
instr = Memory[addr,2]; // 读取前16位
if (instr >> 11) > 28 { // 判断是否为32位指令
    instr = (instr << 16) | Memory[addr+2,2]; // 组合完整指令
}

返回地址的处理取决于异常原因：

• 如果是指令模拟，需要执行MOVS PC, R14返回到下一条指令
• 如果是协处理器不精确异常，需执行SUBS PC,R14_und,#2重新执行当前指令

1.4 IT指令块与异常处理的交互

ARM的IT（If-Then）指令用于条件执行，它会影响后续最多4条指令的执行状态。在异常处理中，处理器会自动调整SPSR中的IT状态位，确保异常返回后条件执行能够正确继续。这意味着SVC处理程序无需特殊处理IT指令块，简化了异常处理逻辑。

以下伪代码展示了如何在未定义指令处理中手动调整IT状态位：

c复制Cond = SPSR[15:12];
Mask = SPSR[11,10,26,25];
if (Mask != 0) {
    Mask = Mask << 1;
    if (Mask == 0) {
        Cond = 0;
    }
}
SPSR[15:12] = Cond;
SPSR[11,10,26,25] = Mask;

1.5 断点指令(BKPT)处理机制

BKPT指令在ARM架构中用于调试目的，其行为类似于预取中止。关键特性包括：

• 仅当指令到达流水线执行阶段才会触发异常
• 如果在执行前被分支指令覆盖，则不会触发断点
• 处理完成后需执行SUBS PC,R14_abt,#4重新执行断点指令

当配置为停止调试模式时，BKPT会使处理器进入调试状态，便于开发者检查系统状态。

2. CP15系统控制协处理器深度剖析

CP15是ARM架构中的系统控制协处理器，负责管理处理器的关键系统功能。在ARM1156T2-S中，CP15提供了对缓存、内存保护、性能监控等功能的精细控制。

2.1 CP15寄存器组织架构

CP15寄存器通过多级编码进行访问，使用MRC/MCR指令时需要指定四个关键参数：

• CRn：主寄存器编号（c0-c15）
• Opcode_1：辅助操作码（通常为0）
• CRm：附加寄存器编号
• Opcode_2：次要操作码

Thumb-2指令集也支持通过特定编码访问CP15寄存器。图2展示了ARM和Thumb-2指令的编码格式差异。

2.1.1 功能组分类

CP15寄存器按功能分为以下几组：

1. 系统控制与配置：包括ID寄存器、控制寄存器等
2. MPU控制：内存保护单元相关寄存器
3. 缓存控制：缓存配置与维护操作
4. TCM控制：紧耦合内存配置
5. 缓存调试：缓存内容检查与测试
6. 性能监控：性能计数器相关寄存器

2.2 关键寄存器详解

2.2.1 主ID寄存器（c0）

主ID寄存器提供处理器标识信息，格式如下：

• [31:24]：实现者编码（ARM为0x41）
• [23:20]：主版本号
• [19:16]：架构标记（0xF表示特性通过特性寄存器描述）
• [15:4]：部件号（ARM1156T2-S为0xB56）
• [3:0]：次版本号

读取示例：

assembly复制MRC p15, 0, <Rd>, c0, c0, 0 ; 读取主ID寄存器

2.2.2 缓存类型寄存器（c0）

缓存类型寄存器描述缓存体系结构特征，关键字段包括：

• S位（bit24）：1表示分离的指令/数据缓存
• Dsize/Isize（bit20-18/8-6）：数据/指令缓存大小
  • 000：0KB
  • 001：1KB
  • ...
  • 101：16KB
• Dassoc/Iassoc（bit17-15/5-3）：关联度（000=1路，001=2路，010=4路）
• Dlen/Ilen（bit13-12/1-0）：缓存行长度（10=8字/32字节）

典型16KB 4路组相联缓存的值为：Dsize=Isize=101，Dassoc=Iassoc=010

2.2.3 控制寄存器（c1）

控制寄存器是CP15中最关键的寄存器之一，主要控制位包括：

• M位（bit0）：启用MPU
• C位（bit2）：启用数据缓存
• I位（bit12）：启用指令缓存
• V位（bit13）：异常向量表位置（0=0x00000000，1=0xFFFF0000）
• EE位（bit25）：异常端序（0=小端，1=大端）

初始化时典型值为0x00050078，表示：

• 禁用MMU和缓存
• 启用对齐检查
• 小端模式
• 低向量地址

2.2.4 辅助控制寄存器（c1）

提供额外的控制功能，在ARM1156T2-S中主要控制：

• bit0：预取使能
• bit1：分支预测使能
• bit4：L2缓存预取使能
• bit7：L2缓存使能

默认值0x0000018b表示启用了大部分优化功能。

2.3 缓存维护操作

CP15提供丰富的缓存维护指令，主要通过c7寄存器实现：

2.3.1 指令缓存维护

assembly复制MCR p15, 0, <Rd>, c7, c5, 0  ; 无效化整个指令缓存
MCR p15, 0, <Rd>, c7, c5, 1  ; 按地址无效化指令缓存行
MCR p15, 0, <Rd>, c7, c5, 2  ; 按路无效化指令缓存
MCR p15, 0, <Rd>, c7, c5, 4  ; 刷新预取缓冲区

2.3.2 数据缓存维护

assembly复制MCR p15, 0, <Rd>, c7, c6, 0  ; 无效化整个数据缓存
MCR p15, 0, <Rd>, c7, c6, 1  ; 按地址无效化数据缓存行
MCR p15, 0, <Rd>, c7, c6, 2  ; 按路无效化数据缓存
MCR p15, 0, <Rd>, c7, c10, 1 ; 按地址清理数据缓存行
MCR p15, 0, <Rd>, c7, c10, 4 ; 排空写缓冲区

2.3.3 范围操作指令

对于大范围缓存操作，MCRR指令更高效：

assembly复制MCRR p15, 0, <Rd>, <Rn>, c5  ; 无效化指令缓存范围
MCRR p15, 0, <Rd>, <Rn>, c6  ; 无效化数据缓存范围
MCRR p15, 0, <Rd>, <Rn>, c12 ; 清理数据缓存范围
MCRR p15, 0, <Rd>, <Rn>, c14 ; 清理并无效化数据缓存范围

2.4 内存保护单元(MPU)配置

ARM1156T2-S的MPU通过以下寄存器控制：

1. MPU类型寄存器（c0）：报告支持的region数量
2. Region基础地址寄存器（c6）：设置region的基址
3. Region大小与使能寄存器（c6）：配置region大小（2^(N+1)字节）
4. Region访问控制寄存器（c6）：设置访问权限和缓存策略

典型配置流程：

assembly复制; 设置region 0
MOV r0, #0x20000000       ; 基址
MCR p15, 0, r0, c6, c1, 0 ; 写入基址寄存器
MOV r0, #0x13             ; 64KB region (2^(19+1)=1MB)
MCR p15, 0, r0, c6, c1, 2 ; 写入大小寄存器
MOV r0, #0x0000030        ; 全读写权限，启用region
MCR p15, 0, r0, c6, c1, 4 ; 写入访问控制寄存器

2.5 紧耦合内存(TCM)配置

TCM提供可预测的低延迟内存访问，通过以下寄存器配置：

1. TCM状态寄存器（c0）：报告存在的TCM类型
2. 数据TCM区域寄存器（c9）：
   • [31:12]：基址
   • [5:0]：大小编码（2^(N+2)字节）
3. 指令TCM区域寄存器（c9）：同上

配置示例：

assembly复制; 配置64KB数据TCM
MOV r0, #0x10000000       ; 基址1GB
ORR r0, r0, #0x10         ; 大小64KB (2^(4+2)=64)
MCR p15, 0, r0, c9, c1, 0 ; 写入数据TCM寄存器

重要提示：TCM和缓存使用相同的地址空间，必须确保两者区域不重叠，否则会导致不可预测行为。

3. 调试与性能监控

3.1 缓存调试接口

CP15提供了直接访问缓存内容的调试接口，主要用于诊断和测试：

1. 标签RAM读取：

assembly复制MCR p15, 3, <Rd>, c15, c2, 0  ; 数据缓存标签读取
MCR p15, 3, <Rd>, c15, c2, 1  ; 指令缓存标签读取

2. 数据RAM读取：

assembly复制MCR p15, 3, <Rd>, c15, c4, 1  ; 指令缓存数据读取

3. 主有效位控制：

assembly复制MRC p15, 3, <Rd>, c15, c8, 0  ; 读指令缓存主有效位
MCR p15, 3, <Rd>, c15, c8, 0  ; 写指令缓存主有效位

3.2 性能监控单元

性能监控单元包含以下寄存器：

1. 性能监控控制寄存器（c15）：

   • bit[0]：使能计数器0
   • bit[1]：使能计数器1
   • bit[2]：使能周期计数器
   • bit[3]：溢出中断使能

2. 事件计数器：

assembly复制MRC p15, 3, <Rd>, c15, c12, 1  ; 读取周期计数器
MRC p15, 3, <Rd>, c15, c12, 2  ; 读取计数器0
MRC p15, 3, <Rd>, c15, c12, 3  ; 读取计数器1

可监控的事件包括缓存命中/失效、流水线停顿等微架构事件，是性能优化的关键工具。

4. 实践建议与常见问题

4.1 异常处理最佳实践

1. 保持处理程序简洁：异常处理应尽可能简短，复杂处理应推迟到正常上下文
2. 注意模式切换：不同异常会进入不同模式，寄存器组会切换
3. 正确处理返回地址：
   • 预取中止：SUBS PC,R14_abt,#4
   • 数据中止：SUBS PC,R14_abt,#8
   • 未定义指令：根据情况选择MOVS PC, R14或SUBS PC,R14_und,#2

4.2 CP15操作注意事项

1. 特权级限制：所有CP15操作都需要特权模式
2. 顺序保证：使用数据同步屏障（DSB）确保操作顺序

   assembly复制MCR p15, 0, <Rd>, c7, c10, 5 ; 数据同步屏障
   

3. 缓存一致性：DMA操作前后必须维护缓存一致性
4. MPU配置顺序：
   • 先禁用MPU（c1的M位）
   • 配置所有region
   • 最后启用MPU

4.3 典型问题排查

1. 未定义指令异常循环：

   • 原因：未正确处理IT状态或返回地址
   • 解决：检查SPSR的IT位和返回指令

2. 缓存数据不一致：

   • 原因：DMA操作未维护缓存
   • 解决：在DMA前清理缓存，操作后无效化缓存

3. MPU配置无效：

   • 原因：region重叠或优先级冲突
   • 解决：使用region编号寄存器（c6）明确指定配置的region

4. 性能计数器不计数：

   • 原因：未启用计数器或事件选择错误
   • 解决：检查控制寄存器并选择合适的事件ID