ARM720T AHB Wrapper设计与实现关键技术解析

1. ARM720T AHB Wrapper设计概述

ARM720T处理器作为经典的ARM7系列处理器，广泛应用于嵌入式系统设计。其与AHB总线的接口设计是系统性能的关键所在。AHB Wrapper作为处理器核与AHB总线之间的桥梁，承担着协议转换、时序调整和信号处理等重要功能。

在典型的SoC设计中，AHB Wrapper需要解决几个核心问题：首先，ARM720T原生使用ASB总线协议，而现代SoC多采用AHB总线，两者在时序和协议上存在差异；其次，测试模式下的总线访问需要特殊处理；最后，低功耗设计需要考虑时钟门控等技术的实现。

2. 非标准设计实践解析

2.1 时钟门控实现细节

时钟门控是AHB Wrapper设计中的关键技术点。设计中使用了一个时钟反相器（uClockInv实例）来生成nHCLK信号，这个反向时钟信号在多个关键场景发挥作用：

1. BCLK使能生成：在A7x0TWrapMaster模块中，nHCLK参与生成BclkEn信号，这是ASB接口时钟BCLK的使能项。具体实现采用了一个透明锁存器（uLATS实例），确保使能信号在正确的时间窗内保持稳定。

2. 测试信号生成：在A7x0TWrapTest模块中，nHCLK用于生成DriveBwrite和Write信号，这两个信号共同控制BWRITE信号的三态行为。

设计提示：使用反相时钟而非下降沿触发器的设计选择，主要基于两点考虑：一是某些单元库可能不包含下降沿触发器；二是避免综合过程中工具自动插入非预期的时钟门控逻辑。

时钟NAND门（uClockNand实例）用于生成ASB接口的BCLK信号。这种设计确保了时钟信号的干净边沿，同时提供了必要的门控能力。

2.2 透明锁存器的应用

透明锁存器在AHB Wrapper中有两处关键应用：

1. BCLK使能生成：在A7x0TWrapMaster模块中的uLATS实例，采用异步置位透明锁存器（LATS设计块描述）。当锁存使能有效时，输出随输入变化；当使能无效时，输出保持最后状态。

2. 从设备选择信号生成：在A7x0TWrapTest模块中的uLATR实例，采用异步复位透明锁存器（LATR设计块描述）。这种设计特别适合需要保持信号直至下一个时钟沿的场景。

锁存器的综合方法与时钟门控类似：在提供的综合脚本中，这些模块会首先被综合，设置为dont_touch属性，然后在Wrapper综合时链接进来。这种方法保证了锁存器实例具有确定的引用，同时防止后续优化流程改变这些关键元件。

2.3 三态驱动的设计与实现

三态驱动在Wrapper中多处使用，主要分布在两个模块：

1. A7x0TWrap模块：处理BDOUT信号的三态控制
2. A7x0TWrapTest模块：管理BWAIT、BLAST、BERROR和BWRITE信号的三态行为

在ASIC设计流程中，任何可能进入三态的信号都需要添加Buskeeper。对于ARM720T Wrapper，以下信号必须添加Buskeeper：

• 地址总线相关：BA、BLOK、BSIZE、BPROT、BTRAN
• 数据总线相关：BD、CPdata
• 控制信号：BWRITE、BWAIT、BERROR、BLAST

实践经验：Buskeeper的布局需要特别注意，应尽量靠近接收端放置，同时要考虑信号完整性。在实际项目中，我们曾因Buskeeper放置不当导致信号振铃问题，最终通过重新布局和增加终端电阻解决。

3. ARM7TDMI AHB Wrapper架构解析

3.1 整体架构设计

ARM7TDMI AHB Wrapper的架构设计体现了清晰的层次划分。图3-1所示的框图展示了主要功能模块：

1. A7WrapSM：状态机控制模块，处理核心访问到伪AHB访问的转换
2. A7WrapMaster：将伪AHB访问转换为真实AHB协议
3. A7TWrapTest：测试接口模块，支持TIC测试模式
4. A7TWrapCtrl：测试控制逻辑

对于ARM7TDMI-S版本，由于支持全扫描测试，架构更为简洁，去除了测试相关的从接口模块。

3.2 信号接口详解

3.2.1 A7TWrap信号组

AHB信号可分为以下几类：

1. 系统信号：

   • HCLK：总线时钟，所有传输同步于上升沿
   • HRESETn：低有效复位信号

2. 主设备接口信号：

   • 输入：HRDATAM[31:0]、HREADYM、HRESPM[1:0]、HGRANTM
   • 输出：HADDRM[31:0]、HTRANSM[1:0]、HWRITEM等

3. 从设备接口信号：

   • 输入：HTRANS1S、HWRITES、HWDATAS[31:0]等
   • 输出：HRDATAS[31:0]、HREADYOUTS、HRESPS[1:0]

特别注意DOUT[31:0]的特殊连接要求：必须直接连接到AHB总线的HWDATA[31:0]和A7TWrap的DOUT输入。

3.2.2 核心控制信号

ARM7TDMI核心的信号连接需要特别注意以下几点：

1. 时钟与复位：

   • nRESET：需连接系统复位
   • MCLK：由HCLK反相生成

2. 数据总线：

   • DIN[31:0]：主模式下连接HRDATAM，测试模式下连接HWDATAS
   • DOUT[31:0]：主模式下连接HWDATAM，测试模式下连接HRDATAS

3. 测试信号：

   • 包括BUSDIS、COMMRX、COMMTX等调试和测试信号
   • 需要特别注意时序要求，如BUSDIS在扫描测试时的变化时机

4. 关键模块实现细节

4.1 A7WrapSM状态机设计

主状态机是Wrapper的核心控制逻辑，其状态变量AddrState可以取以下值：

• IDLE：空闲状态，无传输进行
• IS：指令-存储合并访问状态
• NON：非连续传输状态
• SEQ：连续传输状态
• LOKI/LOKR/LOKW：SWP指令相关锁定状态

状态转移图（图3-3）展示了各种状态间的转换关系。特别值得注意的是SWP指令处理需要三个特殊状态，确保总线锁定操作的原子性。

地址生成采用双路径设计：

1. 寄存器缓存的核心地址
2. 本地递增地址（用于连续传输）

这种设计避免了从核心到HADDR的组合路径，提高了时序性能。

4.2 A7WrapMaster模块实现

该模块的核心功能是处理AHB的SPLIT和RETRY响应，主要机制包括：

1. 保持寄存器：当遇到SPLIT/RETRY或失去HGRANT时，当前传输信息被存入保持寄存器
2. 控制信号：
   • HoldSet：在特定条件下激活（如收到SPLIT/RETRY响应）
   • HoldClr：当重新获得总线控制权且异常条件解除时激活
3. 输出多路复用：由HoldSel信号控制，选择正常输出或保持寄存器内容

4.3 A7TWrapTest测试接口

测试状态机是测试接口的核心，其状态包括：

• ST_INACTIVE：非测试模式
• ST_CTRL_IN：加载测试寄存器
• ST_DATA_IN/ST_DATA_OUT：数据输入/输出状态
• ST_STAT_OUT/ST_ADDR_OUT：状态/地址读取
• ST_TURNAROUND：总线转向状态

28位测试寄存器存储控制输入向量，各位对应不同的核心控制信号。测试数据输出多路复用器由A7TWrapCtrl模块实现，但受本模块控制。

5. 设计验证与调试经验

5.1 常见问题排查

在实际项目中，AHB Wrapper设计常遇到以下问题：

1. 时钟偏移问题：

   • 现象：HCLK与nHCLK的相位关系不满足时序要求
   • 解决方案：约束时钟反相器的布局位置，确保时钟树平衡

2. 三态总线冲突：

   • 现象：多个驱动同时激活导致总线竞争
   • 排查方法：检查所有Buskeeper是否正确放置，验证测试模式切换序列

3. 保持寄存器异常：

   • 现象：HoldSet/HoldClr信号异常导致总线挂起
   • 调试技巧：添加SPY寄存器记录状态机历史，便于问题重现

5.2 性能优化建议

基于多个项目经验，总结以下优化方向：

1. 关键路径优化：

   • 地址通路：采用寄存器缓存+多路复用设计
   • 数据通路：平衡流水线级数与时序裕量

2. 功耗优化：

   • 精细化的时钟门控：按功能模块划分时钟域
   • 动态电压频率调节：根据负载调整工作参数

3. 面积优化：

   • 共享资源：如多个状态机共用控制逻辑
   • 数据路径位宽优化：非关键路径可采用串行化设计

6. 设计扩展与变体

6.1 ARM7TDMI-S版本差异

ARM7TDMI-S版本的Wrapper设计有以下特点：

1. 简化架构：无需测试从接口，依靠全扫描测试
2. 信号接口变化：
   • CLK直接连接HCLK
   • nRESET连接HRESETn
   • 数据总线直接映射

6.2 自定义扩展建议

在实际项目中，可根据需求进行以下扩展：

1. 调试接口增强：

   • 添加跟踪缓冲区
   • 支持实时断点设置

2. 性能监控：

   • 添加总线性能计数器
   • 支持带宽利用率统计

3. 安全扩展：

   • 增加总线防火墙
   • 支持安全域隔离

在实现这些扩展时，需要特别注意与原有Wrapper逻辑的时序兼容性，建议采用分层设计方法，保持核心Wrapper的稳定性。