ARMv8架构与AArch64执行模式详解

1. ARMv8架构与AArch64执行模式概述

ARMv8架构作为ARM公司推出的64位处理器架构，引入了全新的AArch64执行状态。与传统的AArch32相比，AArch64不仅扩展了寄存器位宽和地址空间，更重要的是重构了系统控制寄存器的组织方式。在AArch64状态下，处理器通过异常级别（Exception Level，EL）实现权限分级，从EL0（用户态）到EL3（安全监控态）形成严格的执行环境隔离。

系统控制寄存器作为处理器架构中的核心组件，负责管理CPU的运行状态和硬件特性。在ARMv8中，这些寄存器按照功能划分为多个类别：

• 虚拟内存控制寄存器（TTBRx_ELn/TCR_ELn）
• 缓存维护操作寄存器（DC/IC指令集）
• TLB维护操作寄存器（TLBI指令集）
• 性能监控寄存器（PMU相关）
• 安全状态寄存器（SCR_EL3等）

每个异常级别都有自己独立的寄存器视图，例如EL1和EL2各自拥有完整的TTBR0/TTBR1寄存器组，这种设计使得虚拟化扩展（如EL2的VTTBR_EL2）能够与常规操作系统内存管理并行不悖。

2. 虚拟内存系统寄存器详解

2.1 地址转换寄存器组

ARMv8采用两阶段地址转换机制，涉及以下关键寄存器：

1. TTBRx_ELn（Translation Table Base Register）

   • 存储各级异常等级（EL1/EL2/EL3）的页表基地址
   • TTBR0用于用户空间地址转换，TTBR1用于内核空间
   • EL2特有的VTTBR_EL2用于虚拟化场景的第二阶段转换

2. TCR_ELn（Translation Control Register）

   markdown复制| 位域   | 功能描述                  | EL1典型值 |
   |--------|---------------------------|-----------|
   | T0SZ   | TTBR0地址空间偏移量        | 16        |
   | T1SZ   | TTBR1地址空间偏移量        | 16        |
   | TG0    | TTBR0页粒度（4K/16K/64K） | 0b00(4K)  |
   | SH0    | TTBR0共享属性              | 0b11(ISH) |
   | ORGN0  | TTBR0外部缓存策略          | 0b01(WB)  |
   | IRGN0  | TTBR0内部缓存策略          | 0b01(WB)  |
   

3. MAIR_ELn（Memory Attribute Indirection Register）

   • 通过8个属性槽定义内存类型：

   c复制// 典型配置示例
   #define MAIR_DEVICE_nGnRnE 0x00   // 强序设备内存
   #define MAIR_NORMAL_NOCACHE 0x44  // 普通非缓存内存 
   #define MAIR_NORMAL_WB 0xFF       // 回写式缓存内存
   

2.2 地址转换操作指令

ARMv8提供专门的系统指令进行地址转换查询：

assembly复制AT S1E1R X0  // 使用EL1转换机制查询X0地址的PA
AT S1E2W X1  // 使用EL2转换机制检查X1地址的可写性

这些指令将转换结果存入PAR_EL1（Physical Address Register），其状态位指示转换是否成功：

code复制PAR[63] - 转换失败标志
PAR[51:12] - 物理地址
PAR[7:0] - 内存属性（来自MAIR）

3. 缓存与TLB维护机制

3.1 缓存维护操作

AArch64提供精细化的缓存控制指令，按操作粒度可分为：

1. 按地址维护（VA-based）

   assembly复制DC IVAC, X0  // 使X0地址对应的数据缓存行
   DC CVAC, X1  // 清理X0地址数据到PoC
   IC IVAU, X2  // 使X2地址的指令缓存
   

2. 按Set/Way维护（Set/way-based）

   assembly复制DC CISW, X3  // 清理并无效化指定Set/Way
   

3. 零操作指令

   assembly复制DC ZVA, X4  // 将X4地址开始的缓存行清零
   

关键概念说明：

• PoU（Point of Unification）：L1指令与数据缓存一致点
• PoC（Point of Coherence）：全系统一致性点

3.2 TLB维护操作

TLB维护指令分为全局无效化和特定条目无效化：

assembly复制// 全局无效化
TLBI VMALLE1    // 无效化EL1所有TLB条目

// ASID相关无效化  
TLBI VAE1IS, X5 // 无效化指定VA+ASID的条目

// 虚拟化场景专用
TLBI IPAS2E1IS, X6 // 无效化第二阶段转换条目

操作后缀含义：

• IS：Inner Shareable域广播
• OS：Outer Shareable域广播
• 无后缀：仅本地CPU生效

4. 性能监控单元（PMU）配置

ARMv8性能监控寄存器组位于PMUv3架构：

4.1 关键控制寄存器

1. PMCR_EL0（Performance Monitors Control Register）

   • E（全局使能位）
   • C（周期计数器复位）
   • P（事件计数器复位）
   • D（禁止周期计数器溢出中断）

2. PMSELR_EL0（Event Counter Selection）

   • 选择要配置的事件计数器（0-30）

3. PMXEVTYPER_EL0（Event Type）

   • 设置选定计数器的事件类型：

     c复制#define L1D_CACHE_REFILL   0x03
     #define INST_RETIRED       0x08
     #define MEM_ACCESS         0x13
     

4.2 典型监控流程

assembly复制// 初始化PMU
MSR PMCR_EL0, #0x1    // 复位所有计数器
MSR PMCNTENSET_EL0, #0x80000000 // 使能周期计数器

// 配置事件计数器0
MSR PMSELR_EL0, #0     // 选择计数器0
MSR PMXEVTYPER_EL0, #0x03 // 监控L1D缓存未命中
MSR PMCNTENSET_EL0, #0x1 // 使能计数器0

// 读取结果
MRS X0, PMEVCNTR0_EL0  // 获取事件计数
MRS X1, PMCCNTR_EL0    // 获取周期计数

5. 安全与虚拟化扩展

5.1 安全状态控制

SCR_EL3（Secure Configuration Register）控制安全状态：

• NS（Non-secure bit）：EL0/EL1/EL2的非安全状态
• HCE（Hypervisor Call Enable）：允许HVC指令
• SMD（Secure Monitor Disable）：禁用SMC指令

5.2 虚拟化关键寄存器

1. HCR_EL2（Hypervisor Configuration Register）：

   • VM：启用第二阶段地址转换
   • SWIO：强制IO区域为强序
   • FMO：将FIQ路由到EL2

2. VTCR_EL2（Virtualization Translation Control）：

   • SL0：第二阶段转换的起始层级
   • T0SZ：IPA地址空间大小
   • PS：物理地址位宽（36/40/42位）

6. 系统寄存器编程实践

6.1 寄存器访问指令

AArch64使用专用指令访问系统寄存器：

assembly复制// 读取系统寄存器
MRS X0, SCTLR_EL1

// 写入系统寄存器
MSR TTBR0_EL1, X1

6.2 典型配置序列

EL1初始化示例：

assembly复制// 配置内存属性
MOV X0, #(MAIR_DEVICE_nGnRnE << 0 | MAIR_NORMAL_WB << 8)
MSR MAIR_EL1, X0

// 设置TTBR0
ADR X1, page_table_base
MSR TTBR0_EL1, X1

// 配置TCR
MOV X2, #((16 << 0) | (16 << 16) | (0 << 14) | (3 << 12) | (1 << 10))
MSR TCR_EL1, X2

// 启用MMU
MRS X3, SCTLR_EL1
ORR X3, X3, #(1 << 0)  // M位
MSR SCTLR_EL1, X3
ISB                   // 同步指令流

7. 调试与性能优化技巧

1. TLB竞争优化：

   • 对频繁切换的进程使用不同ASID
   • 大页映射减少TLB条目数

2. 缓存对齐：

   c复制// 确保关键数据结构缓存行对齐
   #define CACHE_LINE 64
   struct data __attribute__((aligned(CACHE_LINE)));
   

3. PMU事件过滤：

   assembly复制// 设置事件过滤器（ARMv8.4+）
   MOV X0, #0xFF00     // 仅监控用户态事件
   MSR PMEVFILTR0_EL0, X0
   

4. 寄存器访问陷阱：

   • 使用CPTR_EL2控制EL1对EL0寄存器的访问
   • 通过MDCR_EL3配置调试寄存器访问权限

8. 常见问题排查

1. TLB维护失效：

   • 确保在修改页表后执行DSB ISH
   • 虚拟化场景需同步执行两阶段TLBI

2. 缓存一致性故障：

   • DMA操作前后执行DC CIVAC
   • 检查MAIR属性与设备类型匹配

3. 性能计数器不递增：

   • 验证PMUSERENR_EL0用户态访问权限
   • 检查PMCNTENSET_EL0对应使能位

4. 虚拟化异常：

   • 确认HCR_EL2.VM已设置
   • 检查VTCR_EL2.PS与物理内存大小匹配