Arm CoreLink DMA-350控制器架构与编程详解

苏盆栽

1. Arm CoreLink DMA-350控制器架构解析

DMA-350是Arm CoreLink系列中的高性能DMA控制器IP核，采用多通道并行架构设计。每个物理通道可独立配置为8个虚拟通道，通过时分复用机制实现高吞吐量数据传输。控制器内部采用三级流水线结构：命令获取、地址生成和数据搬运，配合128-bit AXI总线接口，单周期可完成16字节数据传输。

在内存访问方面，DMA-350支持非对齐访问（通过TRANSIZE配置）、端序转换和位宽转换等特性。其地址生成单元包含X/Y两个维度的地址计算器，支持正向/负向步进（通过XADDRINC/YADDRSTRIDE配置），可实现复杂的内存访问模式。例如在图像旋转场景中，通过设置负向Y地址步长，可以实现垂直方向的反转操作。

2. 寄存器编程模型详解

2.1 通道控制寄存器组

每个DMA通道拥有独立的寄存器组，共包含40个32位寄存器，分为以下几类：

地址配置寄存器：
- CH_SRCADDR/CH_DESADDR：源/目的基地址
- CH_XADDRINC：X维度地址增量（支持负数）
- CH_YADDRSTRIDE：Y维度地址跨度（0x034）
传输尺寸寄存器：
- CH_XSIZE：X维度传输数量（1D模式总传输量）
- CH_XSIZEHI：扩展的高16位尺寸（0x024）
- CH_YSIZE：Y维度行数（2D模式使用，0x03C）
传输属性寄存器：
- CH_SRCTRANSCFG：源端属性（0x028）
- CH_DESTRANSCFG：目的端属性（0x02C）
- CH_LINKATTR：链接命令读取属性（0x070）

2.2 关键寄存器深度解析

2.2.1 CH_SRCTRANSCFG寄存器（0x028）

该寄存器控制源端传输的AXI总线属性：

c复制[19:16] SRCMAXBURSTLEN = 0xF（默认16拍突发）
[11]    SRCPRIVATTR    = 0（非特权访问）  
[10]    SRCNONSECATTR  = 1（非安全访问）
[9:8]   SRCSHAREATTR   = 0x0（非共享）
[7:4]   SRCMEMATTRHI   = 0x0（设备内存）
[3:0]   SRCMEMATTRLO   = 0x0（Device-nGnRnE）

重要提示：当访问外设寄存器等设备内存时，必须配置为Device-nGnRnE属性，禁止使用缓存策略，否则会导致不可预知的行为。

2.2.2 CH_XADDRINC寄存器（0x030）

实现地址自动更新的核心寄存器：

c复制[31:16] DESXADDRINC：目的端X增量（有符号）
[15:0]  SRCXADDRINC：源端X增量（有符号）

地址更新公式：

code复制下一地址 = 当前地址 + (1 << TRANSIZE) * XADDRINC

典型应用场景：

环形缓冲区：设置DESXADDRINC为正值，到达缓冲区末尾时通过中断重置地址
图像翻转：设置SRCXADDRINC为负值实现水平翻转

2.2.3 CH_AUTOCFG寄存器（0x074）

自动重启功能配置：

c复制[16]    CMDRESTARTINFEN：无限重启使能
[15:0]  CMDRESTARTCNT：重启计数器

工作流程：

命令执行完成后检查CMDRESTARTINFEN
如果置位则立即重启当前命令
否则检查CMDRESTARTCNT，非零时减1并重启
计数器为零时执行命令链接或结束

3. 多维数据传输实现

3.1 1D线性传输配置

基础配置步骤：

设置CH_SRCADDR/CH_DESADDR
配置CH_XSIZE为总传输量
设置CH_XSIZEHI=0（除非传输量>64KB）
配置CH_XADDRINC（通常为1）
设置CH_YSIZE=0（禁用2D模式）

示例：搬运8KB数据块

c复制CH_SRCADDR   = 0x80000000;
CH_DESADDR   = 0x90000000; 
CH_XSIZE     = 2048;       // 8KB/4byte
CH_XADDRINC  = 0x00010001; // 源和目的都+4
CH_TRANSIZE  = 2;          // 32-bit传输

3.2 2D块传输配置

视频帧搬运典型配置：

c复制CH_XSIZE     = 1280;       // 行宽1280像素
CH_YSIZE     = 720;        // 720行
CH_XADDRINC  = 0x00040004; // 每个像素+4字节（ARGB）
CH_YADDRSTRIDE= 0x00001400;// 下一行偏移1280*4=0x1400

内存布局优化技巧：

使用负的YADDRSTRIDE实现图像垂直翻转
通过DESXADDRINC调整色序（如RGB→BGR）
配合CH_FILLVAL（0x038）实现颜色填充

4. 高级功能实现

4.1 命令链接机制

实现步骤：

在内存中构建命令描述符链表
设置CH_LINKADDR指向首个描述符
配置CH_LINKATTR设置链表读取属性
在命令头中设置对应更新位（如bit[9]更新XSIZE）

描述符结构示例：

c复制struct dma_desc {
    uint32_t ctrl;       // 控制字段
    uint32_t src_addr;
    uint32_t dest_addr;
    uint32_t xsize_ysize;
    uint32_t next_desc;  // 链接地址
};

4.2 触发模式配置

硬件触发输入配置（以源端为例）：

设置CH_SRCTRIGINCFG（0x04C）：

c复制[11:10] SRCTRIGINMODE = 2'b10（DMA驱动流控）
[9:8]   SRCTRIGINTYPE = 2'b10（硬件触发）
[7:0]   SRCTRIGINSEL  = 0x01（选择触发输入1）

配置外设触发信号时序
使能通道等待触发

实测建议：硬件触发延迟通常需要3-5个时钟周期，建议在触发信号后添加适当延迟再启动数据传输。

5. 性能优化实践

5.1 突发传输配置

最优突发长度计算公式：

code复制实际突发长度 = min(
    SRCMAXBURSTLEN + 1,
    DATA_BUFF_SIZE / (1 << TRANSIZE)
)

典型优化策略：

对于AXI总线：设置MAXBURSTLEN=15（16拍突发）
对于AHB总线：设置为7（8拍突发）
内存端比外设端可配置更大突发

5.2 缓存策略选择

根据内存类型配置SRCMEMATTR：

普通内存（Cacheable）：

c复制// Write-back配置
SRCMEMATTRHI = 0x7; // Outer RW allocate
SRCMEMATTRLO = 0x7; // Inner RW allocate

设备内存（Device）：

c复制SRCMEMATTRHI = 0x0;
SRCMEMATTRLO = 0x0; // nGnRnE

5.3 通道并行化

多通道负载均衡方案：

将大块数据分割为多个子块
为每个通道配置不同的内存区域
使用CH_TRIGOUTCFG实现通道间同步
通过中断合并减少CPU开销

6. 调试与问题排查

6.1 常见错误代码

现象	可能原因	解决方案
传输数据错位	TRANSIZE配置错误	检查数据总线位宽匹配
突发传输被截断	MAXBURSTLEN超过缓冲区大小	减小突发长度或增大DATA_BUFF_SIZE
触发模式不工作	未设置CH_EXT_FEAT_EN	检查通道扩展功能使能位

6.2 调试技巧

寄存器冻结技术：
- 设置DBGCFG.FREEZE=1
- 运行期间寄存器保持可读
- 通过CH_STATUS观察传输进度

数据对比方法：

c复制// 在目的地址前后设置魔数
uint32_t marker[] = {0xDEADBEEF, 0xCAFEBABE};
// 传输完成后检查魔数是否被破坏

性能分析手段：
- 使用PMU计数器记录时钟周期数
- 通过AXI总线监视器分析带宽利用率
- 计算理论带宽：时钟频率 * 总线宽度 / 8

7. 实际应用案例

7.1 图像处理子系统

典型配置流程：

初始化YUV转RGB通道：

c复制CH_XSIZE = image_width;
CH_YSIZE = image_height;
CH_XADDRINC = 0x00010003; // 源端+1(Y), 目的端+3(RGB)

配置旋转通道（90度）：

c复制CH_YADDRSTRIDE = -4;      // 垂直方向负增量
CH_XADDRINC = image_width*4; // 水平步进为图像跨度

链接缩放通道：

c复制CH_LINKADDR = scale_desc_addr;
CH_AUTOCFG = 0x00010000; // 无限循环

7.2 网络数据包处理

DMA优化方案：

双缓冲设计：
- 使用两个通道交替处理数据包
- 通过CH_TRIGOUTCFG实现乒乓切换

零拷贝实现：

c复制// 描述符直接指向网络硬件缓冲区
CH_SRCADDR = HW_RX_BUF_ADDR;
// 配置为设备内存属性
CH_SRCTRANSCFG = 0x000F0400;

批量处理优化：
- 设置CMDRESTARTCNT实现批量包处理
- 使用中断合并减少CPU唤醒次数

在长期使用DMA-350控制器的实践中，我发现合理配置内存属性和突发长度对性能影响最大。例如在处理视频流时，将帧缓冲区配置为Write-back模式并启用最大突发长度，可以使DMA吞吐量达到理论带宽的95%以上。另外需要注意，当使用命令链接功能时，务必确保描述符所在内存区域的缓存一致性，否则可能导致不可预知的命令加载错误。