高速ADC/DAC系统中电源噪声的影响与优化

1. 信号链中电源噪声的影响机制

在高速模拟信号处理系统中，电源噪声对信号链性能的影响往往被低估。作为一名长期从事高速ADC/DAC系统设计的工程师，我见过太多因为电源噪声问题导致系统性能不达标的案例。电源噪声主要通过三种方式影响信号链：

1.1 无杂散动态范围(SFDR)劣化

SFDR是衡量系统区分主信号与最大杂散信号能力的指标。当电源噪声耦合到信号路径时，会产生额外的杂散分量。以AD9208高速ADC为例，1MHz的电源纹波会导致SFDR下降约10dB（从64.4dBc降至54.3dBc）。这种劣化在频域表现为明显的边带杂散。

关键发现：电源噪声频率与信号频率的谐波关系决定了杂散出现的位置。整数倍频关系的噪声会产生更严重的干扰。

1.2 信噪比(SNR)下降

SNR反映系统对低电平信号的检测能力。电源噪声会增加基底噪声，直接降低SNR。实测数据显示，AD9208在存在1MHz电源纹波时，SNR从56.8dBFS降至51.7dBFS。这种劣化在频谱上表现为整体噪声基底抬升。

噪声耦合机制：

• 直接耦合：通过电源引脚进入信号路径
• 间接耦合：通过衬底或寄生参数耦合
• 调制效应：噪声与信号产生互调产物

1.3 相位噪声恶化

对于射频系统，电源噪声会调制本振(LO)信号，导致相位噪声恶化。ADRV9009的测试表明，电源噪声在10kHz偏移处可导致相位噪声恶化达5dBc/Hz。这种效应在零中频架构中尤为明显，因为LO泄漏会被电源噪声直接调制。

相位噪声的计算：

code复制PN = 10×log(P_noise/P_carrier) (dBc/Hz)

其中P_noise是1Hz带宽内的噪声功率，P_carrier是载波功率。

2. 电源噪声敏感度量化方法

2.1 电源抑制比(PSRR)测试

PSRR表征器件抑制电源引脚上交流噪声的能力。测试方法：

1. 通过耦合电路将正弦信号注入电源引脚
2. 测量输出频谱中对应频率的杂散幅度
3. 计算：

code复制PSRR = 20×log(V_injected/V_spur) (dB)

以AD9213 10GSPS ADC为例，在1V AVDD引脚注入13.3mVp-p 1MHz信号，测得输出杂散为-81dBFS（对应124.8μVp-p）