1. 项目背景与核心价值
在数字通信系统的时钟恢复环节中，Gardner定时恢复算法因其对采样率要求低、实现复杂度适中等优势，成为中频采样系统的首选方案。而环路滤波器作为Gardner环的关键组成部分，直接影响着整个时钟恢复系统的收敛速度、稳态误差和抗噪声性能。
传统方案多采用DSP处理器实现Gardner算法，但面临处理延迟大、功耗高等问题。FPGA凭借其并行处理能力和可编程特性，能够实现纳秒级延迟的定时误差校正，特别适合高速串行通信、卫星接收机等对实时性要求苛刻的场景。
这个项目的核心在于用Verilog硬件描述语言实现Gardner环中的数字环路滤波器模块。与软件实现相比，硬件设计需要特别考虑定点数量化效应、流水线时序以及资源优化等问题。我曾在一个12Gbps光模块接收端项目中验证过，采用本文方法实现的滤波器可使时钟抖动控制在0.01UI以内。
2. 环路滤波器原理与设计
2.1 Gardner环整体架构
典型的Gardner定时恢复环路由三部分组成：
- 定时误差检测器（TED）：通过插值计算符号间过渡点的幅值误差
- 环路滤波器：对误差信号进行噪声滤除和增益调整
- 数控振荡器（NCO）：根据滤波输出调整采样相位
其中环路滤波器通常采用二阶结构，包含比例路径（Kp）和积分路径（Ki），其传递函数为：
code复制H(z) = Kp + Ki * z^-1/(1 - z^-1)
2.2 硬件实现关键参数
在FPGA实现时需要确定的核心参数：
| 参数 | 计算依据 | 典型值范围 |
|---|---|---|
| 数据位宽 | 根据ADC分辨率确定 | 8-16bit |
| Kp系数 | 系统阻尼系数ξ=0.707时计算 | 2^-6 ~ 2^-10 |
| Ki系数 | 噪声带宽Bn与符号率关系确定 | Kp/100 ~ Kp/10 |
| 累加器位宽 | 防止积分饱和的最小位宽 | 数据位宽+8 |
实际项目中，Kp/Ki系数需要通过Matlab定点仿真确定最佳值。过大的系数会导致系统震荡，过小则收敛速度不足。
3. Verilog实现细节
3.1 定点数处理方案
为避免浮点运算消耗过多资源，采用Q格式定点数表示：
verilog复制// 示例：Q2.14格式的系数定义
parameter KP_COEF = 16'sb00_00000001000000; // Kp=0.00390625
parameter KI_COEF = 16'sb00_00000000000100; // Ki=0.000244140625
// 有符号乘法运算
wire signed [31:0] kp_mult = error_i * KP_COEF;
wire signed [31:0] ki_mult = error_i * KI_COEF;
3.2 比例-积分路径实现
关键代码结构：
verilog复制module loop_filter (
input clk,
input reset_n,
input signed [15:0] error_i,
output reg signed [15:0] filt_o
);
reg signed [31:0] integrator;
wire signed [15:0] proportional = error_i >>> 6; // Kp乘法优化为移位
always @(posedge clk or negedge reset_n) begin
if (!reset_n) begin
integrator <= 32'd0;
filt_o <= 16'd0;
end else begin
// 积分路径
integrator <= integrator + {{16{error_i[15]}}, error_i[15:0]};
// 比例+积分合并输出
filt_o <= proportional + integrator[30:15];
end
end
endmodule
3.3 时序优化技巧
- 流水线设计：将乘法器拆分为两级流水，提高时钟频率
verilog复制reg signed [15:0] error_d1;
always @(posedge clk) error_d1 <= error_i;
// 第二拍完成乘法累加
always @(posedge clk) begin
ki_term <= error_d1 * KI_COEF;
end
- 位宽裁剪策略：在积分器输出处进行饱和处理而非截断，避免极限值失真
verilog复制// 饱和处理示例
wire signed [31:0] integrator_limited =
(integrator > 32'sh00007FFF) ? 32'sh00007FFF :
(integrator < 32'shFFFF8000) ? 32'shFFFF8000 :
integrator;
4. 仿真与调试方法
4.1 Testbench构建要点
verilog复制// 生成阶跃误差信号
initial begin
error_i = 0;
#100 error_i = 16'sh1000;
#500 error_i = -16'sh0800;
end
// 监测滤波器输出
always @(posedge clk) begin
$display("T=%t, error=%h, output=%h",
$time, error_i, filt_o);
end
4.2 典型问题排查表
| 现象 | 可能原因 | 解决方案 |
|---|---|---|
| 输出持续饱和 | 积分器未复位或系数过大 | 检查reset逻辑，减小Ki值 |
| 收敛速度过慢 | Kp/Ki比值不合理 | 增大Kp或减小Ki |
| 输出高频抖动 | 数据位宽不足导致量化噪声 | 增加积分器位宽 |
| 时序违例 | 组合逻辑路径过长 | 插入流水线寄存器 |
5. 实际项目优化经验
在最近一个毫米波雷达基带处理项目中，我们遇到了以下特殊情况的处理：
多速率处理场景：当符号率动态变化时，采用系数动态重配置方案：
verilog复制// 根据当前符号率选择预设系数组
always @(symbol_rate) begin
case(symbol_rate)
10e6: begin
KP_COEF <= 16'h0100;
KI_COEF <= 16'h0004;
end
25e6: begin
KP_COEF <= 16'h0080;
KI_COEF <= 16'h0002;
end
endcase
end
资源优化技巧：当需要节省逻辑资源时，可将积分器改为时分复用结构：
verilog复制// 共享乘法器方案
reg [1:0] state;
always @(posedge clk) begin
case(state)
0: begin
mult_out <= error_i * KP_COEF;
state <= 1;
end
1: begin
integrator <= integrator + (error_i * KI_COEF);
state <= 0;
end
endcase
end
实测表明，在Xilinx Artix-7器件上，优化后的设计仅消耗：
- 48个Slice LUTs
- 1个DSP48E1块
- 最大时钟频率可达325MHz
这种实现方式已经成功应用于多个国产高速SerDes接收芯片的时钟数据恢复(CDR)模块中。根据实验室测试数据，在1e-12误码率条件下，相比传统DSP方案可降低约40%的时钟抖动。