1. 实验概述与核心目标
在数字电路实验教学中，计数器与跑马灯设计是理解时序逻辑电路的关键实践环节。本次实验通过Logisim仿真软件，构建三位二进制计数器并驱动八路跑马灯显示，完整呈现了从时钟信号处理到输出显示的完整数字系统设计流程。
作为计算机组成原理系列实验的第七部分，本实验承接了前序寄存器实验的知识基础，重点培养以下核心能力：
- 时序电路设计思维：掌握时钟信号驱动下的状态转换机制
- 模块化构建技巧：从基本触发器到完整功能系统的递进式实现
- 功能验证方法：通过逻辑分析工具确保电路行为的正确性
实验最终实现的跑马灯系统具有明确的工程应用价值，可拓展为电梯楼层显示、流水线状态指示等实际场景中的可视化控制模块。
2. 实验环境与工具准备
2.1 Logisim软件特性解析
本次实验采用Logisim 2.7.x版本，该开源工具具有以下突出优势：
- 可视化交互：拖拽式组件布局与实时信号模拟
- 分层设计：支持子电路封装与复用（关键于复杂系统构建）
- 调试工具：内置逻辑探针、时钟调速与波形观察窗口
提示：建议开启软件的"Simulation Enabled"和"Ticks Enabled"选项，这是时序电路正常工作的前提条件。
2.2 实验组件清单
| 组件类型 | 具体型号/参数 | 功能说明 |
|---|---|---|
| 触发器 | T型（Toggle） | 构成计数器的基本存储单元 |
| 译码器 | 3线-8线（74LS138） | 二进制到独热码的转换 |
| 时钟源 | 可调频率 | 提供时序基准（默认1Hz为宜） |
| 输出显示 | LED阵列 | 直观展示跑马灯效果 |
3. 三位二进制计数器实现
3.1 T触发器工作原理
T触发器的特性方程为：
code复制Q(t+1) = T ⊕ Q(t)
当T端输入为1时，每个时钟上升沿触发状态翻转；输入为0时保持当前状态。这种特性使其成为构建计数器的理想选择。
3.2 异步计数器电路搭建
实验采用三级T触发器级联方案：
- 首位触发器T0直接接高电平（始终允许翻转）
- 次位触发器T1连接Q0输出（当Q0下降沿时触发）
- 末位触发器T2连接Q0与Q1的AND输出（实现模8计数）
具体连接逻辑如下图所示：
plaintext复制CLK ───┬──> T0(始终使能)
│
└──> [Q0]─┬──> T1
│
└──> [Q1]──┐
AND ──> T2
↑
[Q0]
注意事项：异步计数器存在"竞争冒险"现象，当多个位同时变化时可能产生毛刺。可通过降低时钟频率或改用同步设计改善。
3.3 功能验证方法
- 添加二进制探针监测Q2Q1Q0输出
- 设置时钟为手动触发模式（快捷键Ctrl+K）
- 逐步触发时钟并记录状态转换表：
| 时钟周期 | Q2 Q1 Q0 | 十进制值 |
|---|---|---|
| 0 | 0 0 0 | 0 |
| 1 | 0 0 1 | 1 |
| ... | ... | ... |
| 7 | 1 1 1 | 7 |
| 8 | 0 0 0 | 0（循环） |
4. 跑马灯系统集成设计
4.1 译码器接口设计
采用3线-8线译码器将计数器输出转换为独热码：
- 输入A2A1A0对应计数器Q2Q1Q0
- 输出Y0~Y7依次连接LED阵列
- 使能端G1接高电平，G2A/G2B接地（始终允许译码）
典型连接示意图：
plaintext复制计数器 ────> 译码器 ────> LED阵列
Q2Q1Q0 A2A1A0 Y0-Y7
4.2 动态效果优化技巧
- 视觉暂留控制：将时钟频率调整至4-8Hz（人眼舒适区间）
- 显示模式扩展：
- 添加方向控制位可实现双向流动
- 通过预置数端设置起始位置
- 亮度均衡方案：
- 为LED添加限流电阻（仿真中可省略）
- 采用扫描显示方式降低功耗
4.3 完整电路调试要点
- 分级验证策略：
- 先独立测试计数器功能
- 再验证译码器静态输出
- 最后集成观察动态效果
- 常见故障排查：
- LED全灭：检查译码器使能端
- 显示错位：确认计数器到译码器的位序连接
- 闪烁异常：调整时钟频率或检查触发器复位端
5. 工程实践中的深度优化
5.1 同步计数器改进方案
异步计数器在实际应用中存在时序问题，可采用同步设计提升可靠性：
- 所有触发器共用同一时钟
- 通过组合逻辑生成各级T端信号：
- T0 = 1
- T1 = Q0
- T2 = Q0·Q1
5.2 功能扩展实践
- 可逆计数器：
- 添加方向控制DIR输入
- T端逻辑改为：T = Q⊕DIR
- 预置数功能：
- 改用D触发器+数据选择器
- 通过LOAD信号切换计数/预置模式
- 多模式显示：
- 增加模式选择开关
- 配合多路复用器切换译码逻辑
5.3 实际应用中的注意事项
- 时钟抖动处理：
- 添加施密特触发器整形
- 在FPGA实现时使用全局时钟网络
- 信号完整性：
- 长走线添加缓冲器
- 并行信号等长布线
- 功耗优化：
- 动态禁用未使用模块
- 采用门控时钟技术
6. 实验心得与进阶思考
通过本次实验，我深刻体会到时序电路设计的三个关键维度：
-
时序收敛：在搭建计数器时，最初忽略了触发器传输延迟的累积效应，导致高位响应滞后。通过降低时钟频率和改用同步设计解决了这一问题。这让我明白在实际工程中，必须建立完整的时序预算概念。
-
模块化思维：将系统分解为计数器+译码器+显示三个独立模块后，不仅调试效率提升，更为功能扩展留下空间。例如后续仅需替换译码逻辑，就能实现二进制、格雷码等多种显示模式。
-
异常处理机制：完善的数字系统必须考虑异常状态恢复。实验中我增加了全局复位电路（所有触发器CLR端并联），这对实际产品的可靠性至关重要。
建议后续学习者尝试以下拓展练习：
- 设计模10计数器驱动七段数码管
- 实现可编程间隔的跑马灯（如亮3位/移1位）
- 用JK触发器重构计数器电路
数字电路设计如同搭建乐高积木，基础组件的灵活组合能创造出无限可能。掌握计数器这类基础模块后，可进一步挑战序列检测器、频率计等更复杂的时序系统设计。