程序员道道1. 项目概述：全差分运放电路设计精要
在模拟集成电路设计中，全差分运放堪称信号链路的"心脏"，其性能直接决定整个系统的信噪比和动态范围。这次分享的电路源文件包含三个关键模块：采用折叠共源共栅（Folded Cascode）结构的主运放、开关电容共模反馈（SC-CMFB）和连续时间共模反馈（CT-CMFB）电路。这些模块组合能实现高增益（通常>80dB）、高带宽（数百MHz级）和优异的共模抑制比（CMRR>90dB），特别适合高速ADC、精密传感器接口等应用场景。
我曾在多个量产芯片项目中验证过这套架构，实测在TSMC 40nm工艺下可实现120dB以上的开环增益，单位增益带宽达到350MHz，而功耗控制在5mW以内。与传统的两级运放相比，这种结构在相位裕度（通常>65°）和电源抑制比（PSRR）方面有明显优势。下面将拆解每个模块的设计要点和联调技巧。
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2. 核心模块设计与实现
2.1 折叠共源共栅运放结构解析
折叠共源共栅（Folded Cascode）结构之所以成为高速高精度运放的首选，核心在于其独特的信号路径设计：
spice复制* 典型NMOS输入折叠共源共栅结构
M1 M2 - 差分输入对管
M3-M6 - Cascode电流镜负载
M7 M8 - 折叠节点电流源
关键设计参数包括：
- 输入对管（M1/M2）的gm/Id值通常取10-15，在噪声和线性度间折衷
- 折叠节点（M7/M8）的偏置电压需比输入共模高至少200mV
- Cascode管（M3-M6）的L取最小值以提高带宽
重要提示：折叠节点的寄生电容会形成次级极点，建议用后仿真提取该节点电容并计算极点位置，确保其至少3倍于目标单位增益带宽
版图实现时需特别注意：
- 输入对管必须采用共质心布局（Common Centroid）
- 电流镜管需加dummy晶体管消除边缘效应
- 电源走线需对称分布以避免引入系统失调
2.2 开关电容共模反馈(SC-CMFB)设计
在采样系统中，SC-CMFB因其精准的共模控制能力成为首选。其核心由两相非重叠时钟控制：
verilog复制// 典型时钟生成电路
phi1 = ~phi2 & ~dead_time;
phi2 = ~phi1 & ~dead_time;
关键参数设计步骤