在模拟集成电路设计中,带隙基准电路就像烹饪中的盐——看似简单却决定整个系统的"味道"。这次在UMC 180nm工艺上实现的可调输出带隙基准,本质上是在经典Brokaw结构基础上进行了模块化改造。核心创新点在于将传统固定电阻网络替换为可编程阵列,使输出电压能在1.25V至5V范围内灵活调整,同时保持±1.5%的输出精度。
这个设计特别适合需要多电压域供电的SoC系统,比如同时包含数字核(1.2V)、接口(2.5V)和模拟模块(3.3V)的芯片。传统方案需要多个基准电路,而本设计通过单基准+可调输出的架构,既节省面积又降低匹配难度。实测版图面积0.12mm²,温漂控制在85ppm/°C以内,电源抑制比(PSRR)在低频段达到72dB。
经典Brokaw结构的核心是双极型晶体管的VBE与ΔVBE的温度系数互补特性。在UMC18工艺中,我们采用PNP纵向晶体管实现,其发射极面积比为8:1以产生ΔVBE。关键改进在于输出支路的电阻网络:
verilog复制module resistor_array (in, out, ctrl);
electrical in, out;
input [3:0] ctrl;
parameter real R_base = 1k;
analog begin
V(out) <+ V(in) * (1 + R_base/(R_base/(2**ctrl)));
end
endmodule
这段Verilog-A代码实现了4位控制的电阻阵列,输出电压公式为:
Vout = Vref × (1 + R2/R1) = 1.25V × (1 + 2^ctrl)
注意:实际版图实现时,R_base建议采用高阻多晶硅电阻(UMC18的HRP层),其温度系数约-0.1%/°C,需要在代码中预补偿。
仿真发现当控制码>3时出现非线性,主要源于两个因素:
解决方案采用"dummy电阻+中心对称布局":
改进后非线性误差从12%降至1.8%,版图面积增加约8%。
双极型晶体管的匹配对温度梯度极其敏感。我们采用"雪花状"布局:
code复制 Q1
Q2 Q3
Q4
所有晶体管到中心点等距,并共享同一个深N阱隔离。Psub电阻布局时:
实测温漂从200ppm/°C降至85ppm/°C。
带隙基准对电源噪声敏感,需特别注意:
IR drop仿真显示,3μm线宽可使电源压降<5mV,满足精度要求。
工艺波动导致实测值与理论值存在偏差:
| 控制码 | 理论值(V) | 实测值(V) | 误差(%) |
|---|---|---|---|
| 0000 | 1.25 | 1.248 | -0.16 |
| 0011 | 2.50 | 2.487 | -0.52 |
| 1100 | 4.75 | 4.712 | -0.80 |
通过实验数据拟合补偿公式:
Vout_adj = Vref × (1 + 0.02 × (ctrl - 8))
当输出电压>3.3V时,PMOS管进入线性区的问题通过动态偏置解决:
verilog复制.probe vout_monitor = limit(v(out),0,4.8)
同时在实际版图中:
某批芯片在85°C时输出电压波动,经排查发现:
解决方案:
工艺角仿真显示最坏情况发生在FF(快NFET快PFET)+125°C:
通过调整启动电路的三极管尺寸,将最差启动时间控制在80μs以内。
完整的design kit包含:
文档结构建议:
code复制1. 设计目标
2. 电路原理图
3. 仿真结果
- 直流特性
- 瞬态响应
- 工艺角分析
4. 版图指南
5. 测试方案
实操心得:在UMC18工艺中,多晶硅电阻的匹配度比扩散电阻好约30%,但绝对值误差较大。建议关键路径采用多晶硅+激光修调方案。
为进一步提升设计:
当前版本在-40°C~125°C范围内保持±1.5%精度,静态电流180μA,适合大多数物联网设备电源管理。对于更高要求场景,可考虑采用BiCMOS工艺将温漂降至50ppm/°C以下。