1. 24bit Sigma Delta ADC设计概述
在模拟集成电路设计领域，Sigma Delta ADC（ΣΔ模数转换器）因其高精度特性而备受关注。特别是24bit分辨率的ΣΔ ADC，能够实现百万分之一级别的量化精度，广泛应用于音频处理、工业测量和医疗设备等高精度信号采集场景。
我最初接触24bit ΣΔ ADC设计时，面对复杂的调制器结构和数字滤波器设计感到无从下手。经过多个项目的实践积累，发现只要掌握几个关键设计要点，初学者也能逐步理解这种高精度ADC的工作原理和设计方法。本文将基于SMIC18EE工艺库，分享24bit ΣΔ ADC从理论到实践的全流程设计方法。
2. Sigma Delta ADC核心原理解析
2.1 过采样与噪声整形机制
ΣΔ ADC的核心优势来自其独特的噪声整形技术。与传统ADC不同，ΣΔ架构通过过采样和负反馈将量化噪声推向高频区域。以一个典型二阶ΣΔ调制器为例：
- 过采样率(OSR) = fs/(2×fbw)，其中fs为采样频率，fbw为信号带宽
- 每增加一倍OSR，SNR提升约9dB（一阶）或15dB（二阶）
- 噪声传递函数(NTF)将量化噪声高频化，再通过数字滤波器去除
实际设计中发现，过高的OSR会导致时钟电路设计难度剧增。对于音频应用(20kHz带宽)，通常选择OSR=64~256即可满足24bit精度需求。
2.2 调制器架构选择
常见的高精度ΣΔ调制器架构包括：
| 架构类型 | 阶数 | 优点 | 缺点 |
|---|---|---|---|
| 单环 | 2-5 | 结构简单 | 稳定性挑战大 |
| MASH | 2-3 | 无条件稳定 | 匹配要求高 |
| 前馈 | 3-4 | 低功耗 | 设计复杂度高 |
对于初学者的第一个24bit设计，推荐采用三阶单环架构。其典型参数配置为：
- 采样频率：5.12MHz (OSR=128)
- 量化位数：1-bit
- 系数缩放：a1=0.2, a2=0.5, a3=0.3
3. SMIC18EE工艺下的电路实现
3.1 工艺库准备与安装
使用SMIC18EE工艺设计前需要：
- 获取PDK安装包（通常包含DRC/LVS规则文件）
- 设置Cadence环境变量：
bash复制export PDK_DIR=/path/to/smic18ee_pdk
export CDS_Netlisting_Mode="Analog"
- 验证工艺模型加载：
spectre复制include "$PDK_DIR/models/spectre/smic18ee.mdl"
常见问题：工艺角(process corner)选择不当会导致仿真结果与实测偏差。建议在tt/ss/ff三个典型角下都进行仿真验证。
3.2 关键模块设计要点
3.2.1 运算放大器设计
积分器中的运放需满足：
- 直流增益 >80dB（确保积分精度）
- 单位增益带宽 >5×fs (避免采样失真)
- 相位裕度 >60° (保证稳定性)
采用折叠式共源共栅结构时，典型尺寸为：
spectre复制M1 (net1 net2 net3 net4) pch w=10u l=0.18u fingers=4
M2 (net5 net6 net7 net8) nch w=5u l=0.18u fingers=8
3.2.2 开关电容电路设计
采样电容值选择需权衡：
- kT/C噪声：C≥5pF (24bit需要<1μV噪声)
- 匹配精度：采用共中心版图布局
- 时钟馈通：增加虚开关(dummy switch)
时钟方案示例：
verilog复制always @(posedge clk) begin
phi1 <= ~phi2;
phi2 <= phi1;
end
4. 数字滤波器设计实践
4.1 CIC滤波器参数计算
三级CIC滤波器参数设计：
- 差分延迟：M=1
- 衰减补偿：Hcomp(z) = (1 - z^-R)^N
- 位宽增长：Bout = Bin + N×log2(R×M)
MATLAB设计示例：
matlab复制decim = 128;
cic = dsp.CICDecimator('DecimationFactor',decim,...
'NumSections',3);
fvtool(cic);
4.2 FIR补偿滤波器
补偿CIC通带衰减的FIR设计要点：
- 通带波纹：<0.001dB
- 阻带衰减：>120dB
- 采用对称系数减少乘法器数量
系数生成代码：
matlab复制fir = dsp.FIRFilter('Numerator',firpm(30,[0 0.4],[1 1],...
'hilbert'));
5. 验证与调试技巧
5.1 常见问题排查表
| 现象 | 可能原因 | 解决方案 |
|---|---|---|
| SNR不达标 | 运放增益不足 | 增加cascode级 |
| 输出振荡 | 相位裕度不足 | 调整补偿电容 |
| 谐波失真 | 开关非线性 | 增加导通时间 |
5.2 实测数据对比
某次设计迭代的实测结果：
- ENOB：23.5bits @1kHz输入
- 功耗：3.2mW @1.8V供电
- 芯片面积：1.2mm²
调试中发现，时钟抖动对高频输入影响显著。将时钟路径改为差分传输后，ENOB提升了0.7bit。
6. 进阶优化方向
完成基础设计后，可尝试：
- 采用动态元件匹配(DEM)技术改善线性度
- 实现自适应量化器降低过载风险
- 优化电源管理模块实现<1mW超低功耗
我在多个项目中发现，版图阶段的匹配设计对最终精度影响可达2-3bit。建议采用：
- 共质心布局
- 虚拟器件填充
- 对称走线策略
对于校招笔试中的ΣΔ ADC相关问题，重点掌握：
- 噪声传递函数推导
- 稳定性判据分析
- 非理想因素影响估算