FPGA串口通信开发：Verilog实现UART接收模块-嵌云网-嵌入式AI开发资源站

FPGA串口通信开发：Verilog实现UART接收模块

如丫丫

1. 项目概述：FPGA串口通信开发全流程

在嵌入式系统和数字电路设计中，串口通信作为最基础的外设接口之一，其重要性不言而喻。基于FPGA的串口接收设计不仅能够帮助理解通信协议的本质，更是掌握时序逻辑设计的绝佳案例。本文将详细解析使用Verilog HDL实现UART接收模块的全过程，并通过ModelSim仿真验证设计正确性。

这个项目的核心价值在于：

掌握异步串行通信协议的实现原理
学习FPGA设计中精确的时序控制方法
构建完整的仿真验证体系
实现从理论到实践的完整闭环

对于FPGA初学者而言，串口通信模块是进阶学习的重要里程碑。通过这个项目，开发者可以建立起硬件描述语言（HDL）编程思维，理解时钟域 crossing、亚稳态等关键概念，为后续更复杂的数字系统设计打下坚实基础。

2. UART协议深度解析

2.1 RS-232通信标准详解

UART（Universal Asynchronous Receiver/Transmitter）作为一种通用异步收发传输器，其核心特点包括：

两根信号线实现全双工通信（TX发送，RX接收）
无时钟信号的异步传输
基于帧的数据格式
可配置的波特率

典型的RS-232帧结构包含：

起始位（Start Bit）：固定为逻辑0，持续1个波特周期
数据位（Data Bits）：5-8位有效数据，LSB先传输
校验位（Parity Bit，可选）：奇偶校验位
停止位（Stop Bit）：至少1位逻辑1

关键提示：在FPGA设计中，通常采用8位数据位、无校验位、1位停止位的配置（8N1），这是最常见的配置组合。

2.2 波特率与时钟计算

波特率（Baud Rate）指每秒传输的符号数，在二进制系统中等同于比特率（bps）。对于50MHz系统时钟和9600bps波特率：

单个比特周期 = 1 / 9600 ≈ 104.17μs
所需时钟周期数 = 50,000,000 / 9600 ≈ 5208

实际设计中需要考虑：

精确的时钟分频计算
采样点选择（通常在中点位置）
累积误差控制

verilog复制parameter CLK_FREQ = 50_000_000;  // 50MHz系统时钟
parameter UART_BPS = 9600;        // 波特率9600bps
localparam BAUD_CNT_MAX = CLK_FREQ / UART_BPS;  // 5208个时钟周期

3. Verilog接收模块设计与实现

3.1 模块架构设计

UART接收模块需要完成以下核心功能：

检测起始位下降沿
按波特率定时采样数据位
串并转换（Serial to Parallel）
输出数据有效标志

模块接口定义：

verilog复制module uart_rx (
    input  wire       sys_clk,      // 50MHz系统时钟
    input  wire       sys_rst_n,    // 低电平复位
    input  wire       rx,           // 串行输入数据
    output reg  [7:0] po_data,      // 并行输出数据
    output reg        po_flag       // 数据有效标志
);

3.2 关键电路实现

3.2.1 亚稳态处理机制

异步信号进入同步系统时，必须进行亚稳态防护：

verilog复制// 三级寄存器同步链
reg rx_reg1, rx_reg2, rx_reg3;
always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n) begin
        rx_reg1 <= 1'b1;
        rx_reg2 <= 1'b1;
        rx_reg3 <= 1'b1;
    end else begin
        rx_reg1 <= rx;
        rx_reg2 <= rx_reg1;
        rx_reg3 <= rx_reg2;
    end
end

// 下降沿检测
wire start_nedge = (~rx_reg2) & rx_reg3;

经验分享：实际工程中，对于关键信号建议使用三级寄存器同步，虽然会增加一个时钟周期的延迟，但能显著降低亚稳态传播概率。

3.2.2 精确波特率控制

采用状态机+计数器的实现方式：

verilog复制reg [12:0] baud_cnt;  // 0-5207
reg work_en;          // 接收使能信号

always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n) begin
        baud_cnt <= 0;
    end else if (!work_en || baud_cnt == BAUD_CNT_MAX-1) begin
        baud_cnt <= 0;
    end else begin
        baud_cnt <= baud_cnt + 1;
    end
end

// 中点采样标志生成
reg bit_flag;
always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n) begin
        bit_flag <= 0;
    end else if (baud_cnt == BAUD_CNT_MAX/2-1) begin
        bit_flag <= 1;
    end else begin
        bit_flag <= 0;
    end
end

3.2.3 数据位处理与串并转换

verilog复制reg [3:0] bit_cnt;  // 0-8
reg [7:0] rx_data;

always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n) begin
        bit_cnt <= 0;
        rx_data <= 8'h0;
    end else if (bit_flag) begin
        if (bit_cnt == 0) begin
            // 忽略起始位
            bit_cnt <= bit_cnt + 1;
        end else if (bit_cnt <= 8) begin
            // 数据位移位接收
            rx_data <= {rx_reg3, rx_data[7:1]};
            bit_cnt <= bit_cnt + 1;
        end
    end
end

4. ModelSim仿真验证

4.1 测试平台搭建

仿真测试要点：

模拟PC端串口发送行为
验证各种边界情况
检查时序收敛性

verilog复制task rx_bit(input [7:0] data);
    integer i;
    for (i=0; i<10; i=i+1) begin
        case(i)
            0: rx <= 1'b0;        // 起始位
            1: rx <= data[0];     // LSB
            ...
            8: rx <= data[7];     // MSB
            9: rx <= 1'b1;        // 停止位
        endcase
        #(5208*20);  // 每个bit保持5208个时钟周期
    end
endtask

4.2 仿真波形分析

关键检查点：

起始位检测是否正确
采样点是否位于数据位中点
串并转换结果是否符合预期
数据有效标志的时序关系

仿真波形示意图

调试技巧：在ModelSim中设置触发条件，如当bit_cnt==4时暂停仿真，检查此时rx_data的值是否符合预期。

5. 常见问题与解决方案

5.1 数据错位问题

症状：接收到的数据位序颠倒或错位
可能原因：

波特率计数器最大值计算错误
采样点位置不合理
位计数器逻辑错误

解决方案：

重新计算BAUD_CNT_MAX参数
调整采样点位置（推荐30%-70%区间）
检查bit_cnt清零条件

5.2 亚稳态导致的随机错误

症状：偶尔出现数据错误，无规律性
可能原因：

异步信号同步不充分
复位信号存在毛刺

解决方案：

增加同步寄存器级数（2-3级）
对复位信号进行去抖处理
添加异步复位同步释放电路

5.3 资源优化建议

当需要实现多通道串口时，可考虑以下优化：

波特率发生器模块共享
使用状态机替代多个计数器
参数化设计支持不同波特率

verilog复制module uart_rx #(
    parameter CLK_FREQ = 50_000_000,
    parameter UART_BPS = 9600
) (
    // 端口定义
);

6. 进阶开发与扩展

6.1 流量控制机制

增加RTS/CTS硬件流控：

添加输入输出信号

verilog复制input  wire rts_n,    // 请求发送（低有效）
output reg  cts_n     // 清除发送（低有效）

在接收FIFO快满时置位cts_n
检测rts_n状态控制发送

6.2 错误检测功能

实现校验位检测和帧错误检测：

verilog复制// 奇偶校验计算
wire parity = ^po_data;  // 异或校验

// 帧错误检测
wire frame_error = (stop_bit != 1'b1);

6.3 性能优化方向

过采样技术：提高抗噪能力
自动波特率检测：适应不同设备
DMA接口：降低CPU负载
双缓冲接收：防止数据丢失

7. 工程实践建议

版本控制：使用Git管理设计文件
持续集成：建立自动化测试流程
文档规范：完善设计文档和注释
代码复用：构建自己的IP核库

实际项目中的经验教训：

始终考虑电磁兼容性（EMC）问题
预留足够的调试接口（如LED状态指示）
生产测试时加入环路自检功能
不同温度环境下验证时序收敛

通过这个完整的UART接收模块开发过程，我们不仅掌握了Verilog编码技巧，更重要的是建立了规范的FPGA开发流程思维。这种模块化、仿真驱动的开发方法，可以推广到更复杂的数字系统设计中。