固定优先级仲裁器设计与二进制补码应用解析

1. 固定优先级仲裁器设计解析

在数字IC设计中，仲裁器（Arbiter）是一个至关重要的基础模块，它负责在多个请求方之间分配共享资源的使用权。固定优先级仲裁器（Fixed Priority Arbiter）作为其中一种经典实现方案，以其极简的硬件结构和确定的仲裁行为，在特定场景下展现出独特优势。

1.1 固定优先级仲裁原理

固定优先级仲裁的核心思想是预先为每个请求端口分配固定的优先级等级。当多个请求同时到达时，仲裁器会严格按照预设的优先级顺序进行裁决，优先级高的请求总是能够优先获得资源访问权。这种仲裁方式本质上是一个组合逻辑问题，可以通过纯组合电路实现，不需要引入时序元件。

从硬件实现角度看，固定优先级仲裁可以抽象为一个"优先级编码器"问题。假设我们有一个4-bit的请求信号req[3:0]，其中req[0]优先级最高，req[3]优先级最低。仲裁过程就是从最低位（最高优先级位）开始扫描，找到第一个置1的位，并输出对应的独热码授权信号。

1.2 二进制补码的巧妙应用

景芯小哥分享的这段代码之所以精妙，在于它利用了二进制补码的数学特性来实现高效的优先级仲裁。让我们拆解这行核心代码：

verilog复制assign grant_o = (~req + 1) & req;

这里涉及到两个关键操作：

1. ~req + 1：这是计算req二进制补码的标准方法
2. 与原始req进行按位与操作

根据二进制补码的特性，一个数与它的补码相与，结果会得到一个独热码（one-hot code），其中为1的位对应原数最低位的1。例如：

• 若req = 4'b0101
• ~req = 4'b1010
• ~req + 1 = 4'b1011
• (~req + 1) & req = 4'b0001

这个结果正好是req中最低位（最高优先级）的1对应的独热码，完美实现了固定优先级仲裁的功能。

2. 硬件实现细节分析

2.1 电路结构解析

上述Verilog代码综合后会产生非常简洁的组合逻辑电路。以4-bit仲裁器为例，其硬件实现主要包含：

1. 按位取反器：对输入req的每一位取反
2. 加法器：对取反后的值加1（实际上这是一个增量器，因为加数固定为1）
3. 按位与门阵列：将加法结果与原始req进行按位与