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FPGA采集CameraLink相机Base模式系统架构与实现

心理学张老师

1. FPGA采集CameraLink相机Base模式系统架构解析

CameraLink相机在工业视觉领域应用广泛，其Base模式作为最基础的传输模式，通过4对数据通道和1对时钟通道实现高速图像数据传输。典型的FPGA采集系统架构包含以下几个关键模块：

  1. 物理层接口：CameraLink接口通过MDR26连接器接入FPGA开发板，差分信号经过板载端接电阻网络后进入FPGA的SelectIO bank
  2. LVDS解码模块：FPGA内部实现串并转换(SERDES)，将LVDS差分信号转换为并行数据
  3. 时序恢复模块：从嵌入时钟中恢复像素时钟，提取行场同步信号
  4. 数据重组模块：根据CameraLink协议重组像素数据
  5. AXI4-Stream转换：将并行视频流转换为Xilinx标准视频流协议
  6. VDMA控制器：实现视频帧的DDR3缓存管理
  7. HDMI输出模块：完成色彩空间转换和时序生成

关键设计约束：CameraLink Base模式在85MHz时钟频率下，理论带宽可达3.4Gbps（4通道×850Mbps），这对FPGA的SelectIO性能和PCB布线提出了严格要求。

2. LVDS信号解码实现细节

2.1 差分信号处理

Xilinx FPGA的SelectIO资源包含专用差分输入缓冲器(IBUFDS)，其典型配置如下：

verilog复制IBUFDS #(
    .DIFF_TERM("TRUE"),    // 启用板载差分终端匹配
    .IOSTANDARD("LVDS_25") // I/O电平标准
) lvds_buf (
    .I(clk_p),             // 正相输入端
    .IB(clk_n),            // 反相输入端 
    .O(pixel_clk)          // 输出单端时钟
);

参数选择依据：

  • DIFF_TERM：根据PCB设计决定，若板载已有100Ω端接电阻则设为"FALSE"
  • IOSTANDARD：需与FPGA bank电压匹配，2.5V系统选择LVDS_25

2.2 同步信号提取

CameraLink的同步信号采

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...
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