芯片验证中最小侵入式Corner Case覆盖方案

1. 项目背景与核心挑战

在芯片验证（SV）项目中，后期阶段发现corner case覆盖不全是个常见痛点。这时候大规模修改验证环境往往牵一发而动全身，可能引入新的风险。我最近在一个PCIe控制器项目中就遇到了类似情况——RTL冻结前两周，覆盖率报告显示某些边界条件（如FIFO几乎满时的背压场景）始终没有触发。

传统做法是直接修改sequence或增加新testcase，但这会导致：

1. 验证环境稳定性风险（已有300+用例可能受影响）
2. 回归测试时间成本激增
3. 可能破坏原有随机约束的平衡性

2. 最小侵入式补丁方案设计

2.1 动态约束调整机制

在现有randomize()调用中注入权重控制参数，通过uvm_config_db实现运行时调整：

systemverilog复制// 在base_sequence中声明动态权重变量
rand int fifo_full_weight = 10; // 默认权重

// 通过config_db传递调整值
uvm_config_db#(int)::set(null, "uvm_test_top.env.agt.seqr.*", 
                        "fifo_full_weight", 100);

注意：权重值建议采用百分比制，避免绝对数值导致分布失衡

2.2 边界值注入插件

开发独立的constraint_override组件，通过factory override机制挂载到现有环境：

systemverilog复制class corner_case_extension extends uvm_object;
  rand bit [31:0] addr_mask = 'hFFFF_FFFF;
  
  constraint rare_addr {
    (addr_mask & item.addr) dist {
      0 :/ 95,
      [1:'hFFFF] :/ 5 
    };
  }
endclass

// 在test中动态实例化
initial begin
  corner_case_extension ext = new();
  uvm_config_db#(corner_case