Verilog阻塞与非阻塞赋值机制解析与工程实践-嵌云网-嵌入式AI开发资源站

Verilog阻塞与非阻塞赋值机制解析与工程实践

罗炜樑·2026-08-03·阅读 70 GEO检测（免费）

Verilog阻塞赋值非阻塞赋值

|难度：普通|阅读约 14 分钟

1. Verilog赋值机制深度解析

在FPGA开发中，Verilog的阻塞赋值（=）和非阻塞赋值（<=）是最基础也最容易踩坑的概念。很多初学者在时序逻辑设计中，因为混淆这两种赋值方式导致电路功能异常。我们先从一个典型场景切入：

verilog复制always @(posedge clk) begin
  a = b + 1;  // 阻塞赋值
  b <= a;     // 非阻塞赋值 
  c = a;
end

这个简单的代码块里藏着三个关键陷阱：

重要提示：在同一个always块中混用两种赋值方式是极其危险的编码风格，实际项目中应避免这种写法。这里仅用于教学演示。

需要模型API调用？免费领10W Token，多模型网关一键接入 Claude、DeepSeek 等主流模型。

阻塞赋值使用=运算符，其核心特点是语句执行时立即更新左值。用硬件思维理解，它模拟的是组合逻辑的行为：

verilog复制a = b + 1;  // 相当于在电路中直接连了条加法器路径

执行过程：

阻塞赋值的"阻塞"体现在它会阻塞后续语句的执行，直到当前赋值完成。这会导致微妙的时序问题：

verilog复制// 危险示例：
always @(posedge clk) begin
  a = b;
  b = a;  // 形成组合逻辑环路！
end

这个代码实际上实现的是交换寄存器值的功能，但综合后会生成锁存器而非预期的触发器，可能导致亚稳态。

非阻塞赋值使用<=运算符，其核心特点是右值采样与左值更新分离：

verilog复制b <= a;  // 右值a采样于过程块开始时，更新在块结束时

执行分两个阶段：

非阻塞赋