RISC-V PLIC中断级联设计与Verilog实现

1. RISC-V PLIC中断级联设计概述

在RISC-V架构的嵌入式系统设计中，PLIC（Platform-Level Interrupt Controller）作为平台级中断控制器，负责管理和分发各种外设中断。但随着系统复杂度提升，外设数量增加，原生PLIC的中断号数量往往不足以满足需求。这就是中断级联技术要解决的核心问题。

我最近在一个FPGA项目中遇到了这样的挑战：系统需要支持40多个外设中断，但使用的RISC-V核原生PLIC只支持16个中断号。通过设计主从PLIC级联结构，我们成功将中断处理能力扩展到了40个中断源。下面分享这个方案的具体实现和关键细节。

2. 中断级联的核心设计思路

2.1 基本架构设计

中断级联的核心思想是通过分层管理来扩展中断号容量。在我们的实现中：

• 主PLIC：负责管理高优先级中断和下级从PLIC的聚合中断请求
• 从PLIC：管理细分的中断源，每个从PLIC将其所有中断请求聚合为1个信号上报给主PLIC
• 中断号映射：通过主PLIC中断号+从PLIC本地偏移量，构建全局唯一的中断ID

这种架构的优势在于：

1. 保持与标准RISC-V PLIC的兼容性
2. 可以灵活扩展，每增加一个从PLIC就能扩展16个中断源
3. 硬件实现简单，不需要修改CPU的中断处理机制

2.2 具体中断号分配方案

在我们的实现中，中断号分配如下：

这种分配方案确保了：

• 高优先级设备（如DMA）能获得快速响应
• 低速设备（如GPIO）不会阻塞关键中断
• 中断号全局唯一，便于软件处理

3. Verilog硬件实现详解

3.1 从PLIC模块设计

从PLIC的核心功能是将16个中断源仲裁为1个聚合请求。关键设计点包括：

verilog复制module riscv_plic_slave (
    input         clk,
    input         rst_n,
    // 外设中断源（16个）
    input  [15:0] slave_int_sources,
    // 主PLIC接口
    output        cascade_int_req,    // 聚合中断请求
    output [3:0]  cascade_int_id,     // 最高优先级中断号
    // CPU接口
    input         cpu_claim,
    input         cpu_complete,
    input  [3:0]  cpu_hart_id
);
    
    // 中断优先级配置
    localparam [3:0] PRIO_NONE = 4'd0;
    reg [3:0] slave_int_prio;
    reg       slave_int_req;
    
    // Pending寄存器防止中断丢失
    reg [15:0] pending;
    
    // 仲裁逻辑：从高到低遍历寻找第一个置位的中断
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            slave_int_prio <= PRIO_NONE;
            slave_int_req  <= 1'b0;
        end else begin
            slave_int_prio <= PRIO_NONE;
            slave_int_req  <= 1'b0;
            for (int i=15; i>=0; i=i-1) begin
                if (pending[i]) begin
                    slave_int_prio <= i + 1; 
                    slave_int_req  <= 1'b1;
                    break;
                end
            end
        end
    end
    
    // Pending寄存器更新逻辑
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            pending <= 16'h0;
        end else begin
            pending <= (pending | slave_int_sources);
            if (cpu_claim && (slave_int_prio != PRIO_NONE)) begin
                pending[slave_int_prio - 1] <= 1'b0;
            end
        end
    end
    
    assign cascade_int_req = slave_int_req;
    assign cascade_int_id  = slave_int_prio;
endmodule

关键设计要点：

1. 使用pending寄存器确保不会丢失短暂的中断脉冲
2. 采用优先级编码器仲裁最高优先级中断
3. 严格遵循RISC-V的claim/complete机制

3.2 主PLIC模块设计

主PLIC需要管理直接中断和级联中断，其核心逻辑如下：

verilog复制module riscv_plic_master (
    input         clk,
    input         rst_n,
    // 直接中断源（8个）
    input  [7:0]  master_int_sources,
    // 从PLIC接口
    input         slave1_cascade_req,
    input  [3:0]  slave1_cascade_id,
    input         slave2_cascade_req,
    input  [3:0]  slave2_cascade_id,
    // CPU接口
    output        cpu_interrupt_req,
    input         cpu_claim,
    output [5:0]  cpu_claim_id,
    input         cpu_complete,
    input  [3:0]  cpu_hart_id
);
    
    // 中断号定义
    localparam [5:0] INT_SLAVE1   = 6'd9;  
    localparam [5:0] INT_SLAVE2   = 6'd10; 
    localparam [5:0] INT_NONE     = 6'd0;
    
    reg [5:0] current_int_id;
    reg       master_int_req;
    
    // 仲裁逻辑：直接中断优先于级联中断
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            current_int_id <= INT_NONE;
            master_int_req <= 1'b0;
        end else begin
            current_int_id <= INT_NONE;
            master_int_req <= 1'b0;
            
            // 优先仲裁直接中断
            for (int i=7; i>=0; i=i-1) begin
                if (master_int_sources[i]) begin
                    current_int_id <= i + 1;
                    master_int_req <= 1'b1;
                    break;
                end
            end
            
            // 其次处理级联中断
            if (current_int_id == INT_NONE) begin
                if (slave1_cascade_req) begin
                    current_int_id <= INT_SLAVE1 + slave1_cascade_id - 1;
                    master_int_req <= 1'b1;
                end else if (slave2_cascade_req) begin
                    current_int_id <= INT_SLAVE2 + slave2_cascade_id - 1;
                    master_int_req <= 1'b1;
                end
            end
        end
    end
    
    // CPU接口
    assign cpu_interrupt_req = master_int_req;
    assign cpu_claim_id = (cpu_claim) ? current_int_id : INT_NONE;
endmodule

设计特点：

1. 直接中断具有更高优先级
2. 级联中断的ID通过偏移计算得到全局唯一ID
3. 严格遵循RISC-V PLIC标准接口

4. 中断处理全流程解析

4.1 硬件处理流程

1. 中断触发阶段：

   • 外设触发中断，置位对应的中断源信号
   • 从PLIC检测到中断，仲裁最高优先级中断
   • 从PLIC向主PLIC发送聚合中断请求

2. CPU响应阶段：

   • 主PLIC向CPU发出中断请求
   • CPU通过读取claim寄存器获取中断ID
   • 根据中断ID范围判断中断来源

3. 中断处理阶段：

   • 对于级联中断，CPU需要进一步读取从PLIC的寄存器
   • 执行对应的中断服务程序(ISR)
   • 写入complete寄存器清除中断

4.2 软件处理流程示例

c复制void plic_isr() {
    // 1. 读取全局中断ID
    uint32_t global_id = plic_claim();
    
    // 2. 判断中断来源
    if (global_id <= 8) {
        // 处理主PLIC直接中断
        handle_master_int(global_id);
    } 
    else if (global_id <= 24) {
        // 处理从PLIC1中断
        uint32_t local_id = global_id - 9;
        handle_gpio_int(local_id);
    }
    else if (global_id <= 40) {
        // 处理从PLIC2中断
        uint32_t local_id = global_id - 25;
        handle_i2c_int(local_id);
    }
    
    // 3. 完成中断处理
    plic_complete(global_id);
}

5. 关键问题与解决方案

5.1 中断丢失问题

在初期设计中，我们遇到了低优先级中断丢失的问题。经过分析发现：

问题原因：

• 直接使用原始中断信号进行仲裁
• 高优先级中断处理期间，低优先级中断可能已经撤销
• 导致低优先级中断无法被记录和处理

解决方案：

• 引入pending寄存器机制
• 中断触发时置位pending位
• 仲裁时检查pending位而非原始信号
• CPU claim后清除对应pending位

5.2 多核支持注意事项

当系统需要支持多核时，需特别注意：

1. 每个CPU核需要有独立的中断使能配置
2. 中断优先级阈值可以按核单独设置
3. Claim/Complete寄存器需要按核区分
4. 需要考虑中断负载均衡策略

5.3 时序约束要点

为确保中断响应及时，需要特别关注以下时序路径：

1. 外设中断信号到PLIC输入的路径
2. PLIC仲裁逻辑的传播延迟
3. 中断请求信号到CPU的路径
4. Claim/Complete信号的往返延迟

建议在关键路径插入寄存器打拍，确保满足时序要求。

6. 实际应用建议

基于项目经验，分享几个实用建议：

1. 优先级配置原则：

   • 实时性要求高的设备（如UART）设高优先级
   • 批量传输设备（如I2C）设较低优先级
   • 保留1-2个最高优先级给系统关键中断

2. 调试技巧：

   • 在PLIC中添加调试打印功能，记录中断触发和处理过程
   • 为每个中断源添加计数器，统计中断频率
   • 设计专门的测试模式，可以模拟各种中断场景

3. 性能优化：

   • 对高频中断，优化ISR处理流程
   • 考虑使用中断亲和性，将特定中断绑定到特定CPU核
   • 对于不敏感的中断，可以适当降低其优先级

4. 扩展性考虑：

   • 设计时预留足够的主PLIC中断号用于级联
   • 从PLIC的接口设计保持一致性，便于扩展
   • 考虑未来可能增加的中断源类型和数量

这个级联设计在实际项目中表现出色，成功支持了包含40多个外设的复杂系统。通过合理的优先级配置和硬件优化，所有中断的响应时间都满足了系统要求。希望这个方案对面临类似挑战的开发者有所启发。