使用Vivado HLS实现15阶FIR低通滤波器设计

1. 项目概述

今天我想分享一个使用Vivado HLS设计FIR低通滤波器的完整过程。作为一名FPGA开发者，我经常需要在项目中实现各种数字信号处理功能，而FIR滤波器是最基础也是最常用的模块之一。传统的手写RTL方式虽然灵活，但开发周期长，调试困难。Vivado HLS的出现彻底改变了这一局面，它允许我们使用C/C++这样的高级语言来描述硬件功能，然后自动转换为Verilog或VHDL代码。

这个项目的主要目标是：

1. 设计一个15阶的低通FIR滤波器
2. 采样频率100MHz，通带截止20MHz，阻带起始30MHz
3. 通带波纹<0.1dB，阻带衰减>60dB
4. 使用Vivado HLS实现从算法到硬件的完整流程

2. FIR滤波器设计基础

2.1 FIR滤波器原理

FIR(Finite Impulse Response)滤波器是一种数字滤波器，其特点是：

• 有限长单位冲激响应
• 非递归结构，系统函数只有零点
• 绝对稳定（因为无反馈）
• 可以实现线性相位特性

数学表达式为：
y[n] = Σ h[k]·x[n-k] (k=0 to N-1)
其中h[k]是滤波器系数，N是滤波器阶数。

2.2 设计指标解析

在设计FIR滤波器时，我们需要明确几个关键参数：

1. 采样频率(fs)：100MHz

   • 决定了系统的奈奎斯特频率(fs/2=50MHz)
   • 所有设计频率必须小于奈奎斯特频率

2. 通带截止频率(fp)：20MHz

   • 低于此频率的信号应尽可能无衰减通过
   • 通带波纹要求<0.1dB

3. 阻带起始频率(fs)：30MHz

   • 高于此频率的信号应被显著衰减
   • 阻带衰减要求>60dB

4. 过渡带宽：fs-fp=10MHz

   • 过渡带越窄，需要的滤波器阶数越高
   • 通常需要在性能和资源消耗间权衡

2.3 滤波器类型选择

常见的FIR滤波器设计方法有：

• 窗函数法：简单但过渡带控制不精确
• 频率采样法：适合任意频率响应
• Parks-McClellan算法：最优等波纹设计

本项目选择Parks-McClellan算法，因为：

1. 可以精确控制通带和阻带波纹
2. 在给定阶数下能获得最小的过渡带宽
3. scipy.signal.remez函数直接支持该算法

3. 滤波器系数计算

3.1 Python实现

使用Python计算FIR系数非常方便，主要步骤：

python复制import numpy as np
from scipy import signal
import matplotlib.pyplot as plt

# 滤波器参数
order = 15       # 滤波器阶数
fs = 100e6       # 采样频率 (Hz)
f_pass = 20e6    # 通带截止频率 (Hz)
f_stop = 30e6    # 阻带起始频率 (Hz)
A_pass = 0.1     # 通带波纹 (dB)
A_stop = 60      # 阻带衰减 (dB)

# 归一化频率
nyquist = 0.5 * fs
wp = f_pass / nyquist
ws = f_stop / nyquist

# 计算FIR系数（使用 Parks-McClellan 算法）
h = signal.remez(order + 1, [0, wp, ws, 1.0], [1, 0], Hz=1.0)

# 打印系数（量化为16位定点数）
coeffs_q15 = [int(round(c * 32767)) for c in h]
print("FIR系数 (Q15格式):")
for i, c in enumerate(coeffs_q15):
    print(f"h[{i}] = {c}, 即 {c/32768:.10f}")

# 绘制频率响应
w, h_freq = signal.freqz(h)
plt.figure()
plt.plot(0.5*fs*w/np.pi, 20*np.log10(np.abs(h_freq)))
plt.title('FIR滤波器频率响应')
plt.xlabel('频率 (Hz)')
plt.ylabel('幅度 (dB)')
plt.grid(True)
plt.axvline(f_pass, color='green')  # 通带截止频率
plt.axvline(f_stop, color='red')    # 阻带起始频率
plt.show()

3.2 系数分析

运行上述代码后，我们得到16个系数（15阶FIR滤波器需要16个系数）：

code复制h[0] = -10, 即 -0.0003051758
h[1] = -22, 即 -0.0006713867
h[2] = -32, 即 -0.0009765625
...
h[15] = -10, 即 -0.0003051758

观察这些系数，可以发现：

1. 系数呈现对称性（h[0]=h[15], h[1]=h[14]等）
2. 这是线性相位FIR滤波器的特征
3. 对称性可以在硬件实现时减少一半的乘法器

3.3 频率响应验证

从生成的频率响应图中可以验证：

1. 通带(0-20MHz)增益接近0dB，波纹<0.1dB
2. 阻带(30-50MHz)衰减>60dB
3. 过渡带(20-30MHz)陡峭度适中

4. Vivado HLS实现

4.1 工程结构

FIR滤波器HLS工程包含以下文件：

• fir.h：头文件，定义数据类型和函数原型
• fir.c：滤波器核心实现
• tb_fir.c：测试平台文件

4.2 数据类型定义

在fir.h中定义定点数类型：

cpp复制#ifndef _FIR_H_
#define _FIR_H_

#include "ap_fixed.h"

// 定义数据类型
typedef ap_fixed<16, 1> data_t;    // 16位定点数，1位整数，15位小数
typedef ap_fixed<16, 1> coeff_t;   // 系数类型
typedef ap_fixed<32, 17> acc_t;    // 累加器类型，防止溢出

// 定义滤波器抽头数
#define NUM_TAPS 16

// 函数原型
void fir(data_t *output, data_t input);

#endif

选择定点数的考虑：

1. FPGA中定点数运算比浮点数高效得多
2. Q15格式(1位整数，15位小数)提供足够的动态范围
3. 累加器使用32位防止溢出

4.3 滤波器核心实现

fir.c中的主要逻辑：

cpp复制#include "fir.h"

void fir(data_t *output, data_t input) {
    // 定义FIR系数（Q15格式）
    const coeff_t h[NUM_TAPS] = {
        -10, -22, -32, -37, -26, 10, 72, 133,
        171, 171, 133, 72, 10, -26, -37, -32, -22, -10
    };
    
    // 声明移位寄存器数组
    static data_t shift_reg[NUM_TAPS];
    
    // pragma指令，优化循环展开
    #pragma HLS ARRAY_PARTITION variable=shift_reg complete dim=1

    // 数据移位操作
    for(int i = NUM_TAPS - 1; i > 0; i--) {
        #pragma HLS UNROLL
        shift_reg[i] = shift_reg[i-1];
    }
    shift_reg[0] = input;
    
    // 执行乘法累加操作
    acc_t acc = 0;
    for(int i = 0; i < NUM_TAPS; i++) {
        #pragma HLS UNROLL
        acc += shift_reg[i] * h[i];
    }
    
    // 输出结果
    *output = acc >> 15;  // Q15格式转换
}

关键优化点：

1. 使用ARRAY_PARTITION将移位寄存器完全分区，提高并行性
2. UNROLL指令展开所有循环，实现完全并行计算
3. 静态变量保持移位寄存器状态

4.4 测试平台

tb_fir.c用于验证滤波器功能：

cpp复制#include "fir.h"
#include <stdio.h>
#include <stdlib.h>
#include <math.h>

#define PI 3.14159265358979323846

int main() {
    // 测试数据
    data_t input[100];
    data_t output[100];
    
    // 生成测试信号（混合了5MHz和40MHz的正弦波）
    for(int i = 0; i < 100; i++) {
        // 5MHz信号（应该通过）
        float sig1 = 0.5 * sin(2.0 * PI * 5e6 * i / 100e6);
        // 40MHz信号（应该被衰减）
        float sig2 = 0.5 * sin(2.0 * PI * 40e6 * i / 100e6);
        // 混合信号
        input[i] = sig1 + sig2;
    }
    
    // 应用FIR滤波器
    for(int i = 0; i < 100; i++) {
        fir(&output[i], input[i]);
    }
    
    // 输出结果到文件
    FILE *fp_in = fopen("input_data.txt", "w");
    FILE *fp_out = fopen("output_data.txt", "w");
    
    for(int i = 0; i < 100; i++) {
        fprintf(fp_in, "%f\n", (float)input[i]);
        fprintf(fp_out, "%f\n", (float)output[i]);
    }
    
    fclose(fp_in);
    fclose(fp_out);
    
    printf("测试完成！数据已输出到input_data.txt和output_data.txt\n");
    
    // 简单验证（检查高频分量是否被衰减）
    float sum_input = 0, sum_output = 0;
    for(int i = 80; i < 100; i++) {
        sum_input += fabs((float)input[i]);
        sum_output += fabs((float)output[i]);
    }
    
    if(sum_output < sum_input * 0.1) {
        printf("验证通过：高频分量被有效衰减\n");
        return 0;
    } else {
        printf("验证失败：高频分量衰减不足\n");
        return 1;
    }
}

测试信号设计：

1. 5MHz信号：在通带内，应保留
2. 40MHz信号：在阻带内，应被衰减
3. 混合信号：验证滤波器的选择性

5. Vivado HLS工程实现

5.1 创建新项目

1. 打开Vivado HLS，选择"Create New Project"
2. 指定项目名称和位置
3. 添加源文件(fir.c, fir.h)和测试平台(tb_fir.c)
4. 选择目标器件：xc7z020clg400-1（Zynq-7000系列）
5. 设置时钟周期10ns（100MHz）

5.2 C仿真验证

1. 点击"Run C Simulation"
2. 检查控制台输出，确认"Verification successful"
3. 分析生成的input_data.txt和output_data.txt

使用Python绘制输入输出波形：

python复制import numpy as np
import matplotlib.pyplot as plt

# 读取数据
input_data = np.loadtxt('input_data.txt')
output_data = np.loadtxt('output_data.txt')

# 绘制波形
plt.figure(figsize=(10,6))
plt.plot(input_data, label='Input (5MHz+40MHz)')
plt.plot(output_data, label='Output (Filtered)')
plt.title('FIR滤波器时域响应')
plt.xlabel('Sample Index')
plt.ylabel('Amplitude')
plt.legend()
plt.grid()
plt.show()

预期结果：

1. 输入信号包含高频波动
2. 输出信号应平滑，高频成分被抑制

5.3 C综合与优化

1. 点击"Run C Synthesis"
2. 综合完成后查看报告

关键指标：

• 时序：是否满足10ns时钟约束
• 资源：LUT、FF、DSP48E的使用量
• 延迟：从输入到输出的时钟周期数
• 吞吐量：每个时钟周期可以处理多少样本

优化技巧：

1. 使用PIPELINE指令提高吞吐量
2. 调整ARRAY_PARTITION策略平衡资源和性能
3. 尝试不同的INTERFACE协议

5.4 RTL仿真验证

1. 点击"Run C/RTL Cosimulation"
2. 选择仿真工具（如ModelSim）
3. 比较RTL仿真结果与C仿真结果

注意事项：

1. 确保testbench的输入激励相同
2. 检查时序波形，确认无违例
3. 验证复位和初始化行为

5.5 导出IP核

1. 选择"Export RTL"
2. 格式选择"IP Catalog"
3. 指定输出目录

生成的IP核包含：

1. HDL源代码（Verilog/VHDL）
2. 驱动文件
3. 文档和测试平台

6. Vivado集成与验证

6.1 创建Vivado工程

1. 新建Vivado工程，选择相同器件
2. 添加HLS生成的IP核路径到IP仓库
3. 创建Block Design

6.2 系统集成

1. 添加Zynq处理系统
2. 添加FIR滤波器IP
3. 连接时钟和复位
4. 添加AXI Stream接口用于数据传输
5. 添加ILA逻辑分析仪核用于调试

6.3 硬件验证

1. 生成比特流
2. 下载到开发板（如Pynq-Z2）
3. 使用ILA捕获实时信号
4. 对比硬件结果与仿真结果

常见问题排查：

1. 时钟不工作：检查约束文件和时钟连接
2. 数据不正确：验证AXI Stream时序
3. 性能不达标：检查流水线是否合理

7. 性能优化技巧

7.1 资源优化

1. 利用系数对称性减少乘法器数量
2. 使用时间复用共享乘法器
3. 选择合适的定点数精度

7.2 速度优化

1. 增加流水线级数
2. 优化关键路径
3. 使用DSP48E1原语

7.3 面积-速度权衡

1. 完全并行：最大速度，最大资源
2. 完全串行：最小资源，最低速度
3. 部分并行：平衡方案

8. 实际应用扩展

8.1 多通道滤波器

1. 复制多个FIR实例
2. 使用时分复用共享硬件
3. 添加通道选择逻辑

8.2 可重构滤波器

1. 通过AXI-Lite接口动态更新系数
2. 支持多种滤波器类型（低通、高通、带通）
3. 运行时重配置

8.3 级联滤波器

1. 串联多个FIR实现更陡峭的过渡带
2. 合理分配各级的指标要求
3. 优化整体延迟和资源

9. 开发经验分享

在实际项目中，我总结了以下几点经验：

1. 定点数精度选择：

   • 先使用浮点仿真确定动态范围
   • 逐步降低精度直到性能达标
   • 保留足够的保护位防止溢出

2. HLS调试技巧：

   • 使用C/RTL协同仿真定位问题
   • 查看综合后的schematics理解硬件结构
   • 逐步添加优化指令，观察效果

3. 性能瓶颈分析：

   • 关注综合报告的"Timing"部分
   • 识别关键路径
   • 使用PIPELINE打破长逻辑链

4. 测试策略：

   • 边界测试：最大/最小输入值
   • 随机测试：覆盖各种输入组合
   • 实时测试：硬件环回验证

这个FIR滤波器项目展示了Vivado HLS的强大能力，从算法到硬件的转换过程变得前所未有的高效。通过合理使用HLS指令和优化策略，我们可以在保证性能的前提下大幅缩短开发周期。