FPGA在出租车计费系统中的硬件加速设计与实现

露克

1. 项目背景与核心价值

出租车计费系统作为城市交通基础设施的重要组成部分，其准确性和可靠性直接影响着乘客与司机的权益。传统基于微控制器的计费方案在复杂计费规则处理、实时性要求等方面逐渐显现出局限性。而FPGA（现场可编程门阵列）凭借其并行处理能力和硬件可重构特性，为计费系统设计提供了新的技术路径。

这个项目最吸引我的地方在于它完美展现了硬件加速在实时系统中的优势。我曾参与过多个交通领域的嵌入式项目，深知传统软件方案在高峰时段容易出现响应延迟的问题。而FPGA的硬件并行性可以同时处理里程脉冲计数、等待时间计算、费用累加等多个任务模块，这种架构上的革新让系统响应时间可以稳定控制在微秒级。

2. 系统架构设计解析

2.1 整体硬件架构

核心系统采用Xilinx Artix-7系列FPGA作为主控芯片，这是考虑到其性价比优势和在工业环境中的稳定性表现。硬件架构包含以下几个关键模块：

传感器接口模块：
- 里程脉冲采集使用光电隔离电路（HCPL-2631）
- 空车状态检测采用磁簧开关
- 车速信号来自车辆OBD接口（通过CAN总线转换）
人机交互模块：
- 4.3寸TFT液晶屏（800x480分辨率）
- 薄膜按键矩阵（带防抖电路）
- 语音提示单元（基于WT588D芯片）
数据存储模块：
- AT24C256 EEPROM用于存储计价参数
- MicroSD卡槽用于运营数据记录

2.2 FPGA内部逻辑设计

在Verilog HDL实现中，我采用了模块化设计思想，核心功能模块包括：

verilog复制module TaxiMeter(
    input clk_50MHz,         // 主时钟
    input rst_n,             // 复位信号
    input mileage_pulse,     // 里程脉冲输入
    input waiting_trigger,   // 等待计时触发
    input [3:0] tariff_sel,  // 费率选择
    // ...其他IO定义
);

特别值得说明的是里程脉冲处理模块的设计细节。实际车辆每公里产生的脉冲数（PPK）因车型而异，我们通过可配置的分频器实现参数适配：

verilog复制// 可配置的脉冲分频模块
reg [15:0] pulse_divider = 16'd500; // 默认500脉冲/公里
reg [15:0] pulse_counter;
always @(posedge mileage_pulse or negedge rst_n) begin
    if(!rst_n) pulse_counter <= 0;
    else if(pulse_counter >= pulse_divider-1) begin
        pulse_counter <= 0;
        mileage_km <= mileage_km + 1;
    end
    else pulse_counter <= pulse_counter + 1;
end

3. 计费算法实现细节

3.1 多维度计费模型

系统支持以下计费参数动态配置：

起步价（含距离）
里程单价（分段计价）
低速/等待计时费
夜间服务附加费
长途返空费

在FPGA中采用状态机实现复合计费逻辑：

verilog复制parameter IDLE = 3'b000;
parameter START = 3'b001;
parameter RUNNING = 3'b010;
parameter WAITING = 3'b011;
parameter NIGHT = 3'b100;

reg [2:0] current_state;
always @(posedge clk_50MHz or negedge rst_n) begin
    if(!rst_n) current_state <= IDLE;
    else case(current_state)
        IDLE: if(flag_down) current_state <= START;
        START: if(mileage > start_distance) current_state <= RUNNING;
        // ...其他状态转换逻辑
    endcase
end

3.2 实时时钟处理

为精确计算夜间附加费，系统采用DS1302实时时钟芯片，通过SPI接口与FPGA通信。这里有个硬件设计上的技巧：在PCB布局时，时钟芯片要尽量靠近FPGA的IO Bank，并用铺铜包围以减少干扰。

时钟数据校验采用奇偶校验+回读验证的双重机制：

verilog复制// 时钟数据读取状态机
reg [7:0] rtc_data;
reg data_valid;
always @(posedge sclk) begin
    if(read_mode) begin
        rtc_data <= {rtc_data[6:0], sdat};
        if(bit_cnt == 7) begin
            parity_check = ^rtc_data;
            if(parity_check == sdat) data_valid <= 1;
        end
    end
end

4. 人机交互设计要点

4.1 显示界面优化

考虑到出租车行驶中的可视性需求，我们做了以下特殊处理：

采用高对比度配色方案（黑底黄字）
关键信息字体放大（价格显示用32pt字体）
状态指示区使用图标+文字双提示

通过FPGA的OSD（On-Screen Display）模块实现图层叠加：

verilog复制// 显示叠加控制逻辑
wire [7:0] r_data, g_data, b_data;
assign final_r = (osd_en) ? osd_r : r_data;
assign final_g = (osd_en) ? osd_g : g_data;
assign final_b = (osd_en) ? osd_b : b_data;

4.2 按键防抖方案

实测发现出租车振动环境会导致传统软件防抖失效，最终采用硬件RC滤波+状态机检测的方案：

code复制按键信号 → 10kΩ上拉 → 100nF电容 → 施密特触发器 → FPGA

对应的Verilog检测逻辑：

verilog复制reg [3:0] key_sync;
always @(posedge clk_1kHz) begin
    key_sync <= {key_sync[2:0], key_raw};
    if(&key_sync[3:1]) key_stable <= 1;
    else if(!(|key_sync[3:1])) key_stable <= 0;
end

5. 系统测试与性能分析

5.1 功能测试方案

我们设计了自动化测试平台，通过信号发生器模拟不同运营场景：

基准测试：
- 脉冲频率：0-1kHz（对应0-120km/h车速）
- 状态切换序列测试
边界测试：
- 计费参数极值测试
- 快速连续按键测试
- 电源波动测试（9-36V）

5.2 实测性能数据

在Artix-7 35T器件上的资源占用：

LUT: 12%
FF: 8%
BRAM: 3块（共50块）

关键时序指标：

脉冲响应延迟：< 200ns
计费更新周期：1ms
显示刷新率：60Hz

6. 常见问题与解决方案

6.1 里程计数异常

现象：车辆静止时偶发里程增加
排查：

检查光电耦合器输出波形
测量信号线阻抗（应>1MΩ）
验证FPGA输入端的施密特触发器使能

解决方案：

verilog复制// 增加脉冲宽度过滤
reg [15:0] pulse_width;
always @(posedge clk_50MHz) begin
    if(mileage_pulse) pulse_width <= pulse_width + 1;
    else if(pulse_width > 20) begin
        valid_pulse <= 1;
        pulse_width <= 0;
    end
    else pulse_width <= 0;
end

6.2 EEPROM数据丢失

现象：断电后费率参数恢复默认
原因：I²C总线在极端温度下出现时序偏差
改进措施：

在SCL/SDA线增加4.7kΩ上拉电阻
写入操作后增加100ms延时
实现数据校验和机制：

verilog复制reg [7:0] checksum;
always @(posedge write_done) begin
    checksum <= 0;
    for(i=0; i<256; i=i+1)
        checksum <= checksum + stored_data[i];
    eeprom_write(255, checksum);
end