全差分运放设计：折叠共源共栅与开关电容CMFB技术详解

1. 项目概述

这个全差分运放电路设计项目是我在模拟集成电路设计领域深耕多年后的一次技术总结。它完整呈现了一个工业级全差分运算放大器的设计过程，特别适合正在学习模拟IC设计的工程师和学生参考。整个设计包含三个核心模块：采用折叠共源共栅结构的主放大器、开关电容共模反馈电路（SC-CMFB）、以及偏置电路网络。这些模块共同构成了一个可以在低电压下稳定工作的高性能差分放大器。

我在设计这个电路时，特别考虑了实际流片可能遇到的各种工艺偏差问题。所有晶体管尺寸都经过精心优化，确保在PVT（工艺、电压、温度）变化时仍能保持稳定的性能指标。源文件中不仅包含完整的电路原理图，还有详细的仿真测试方案和结果分析，可以帮助读者真正理解每个设计决策背后的考量。

2. 核心模块设计解析

2.1 折叠共源共栅放大器结构

折叠共源共栅（Folded Cascode）结构是这个运放的核心，它完美平衡了增益、带宽和功耗的关系。与传统套筒式共源共栅相比，折叠结构最大的优势是允许更宽的输入共模范围，这对低电压设计尤为重要。

在我的设计中，输入差分对采用PMOS管，主要考虑两点：一是PMOS的1/f噪声更低，二是可以与后续的NMOS共源共栅管形成自然折叠。关键设计参数包括：

• 输入对管的gm/id约15，确保足够的跨导效率
• 共源共栅管的长度取最小栅长的2倍，优化增益与带宽
• 尾电流源采用高输出阻抗的宽摆幅电流镜

注意：折叠节点处的寄生电容会显著影响相位裕度，布局时需要特别注意走线对称性。我在版图中对这个节点做了shield保护，避免耦合噪声。

2.2 开关电容共模反馈设计

全差分电路必须要有共模反馈机制，我选择了开关电容方案而非连续时间CMFB，主要因为它不消耗静态功耗，且更容易在低电压下实现。这个模块的工作时序非常关键：

1. 在复位相位（Φ1），电容被充电到参考电压VCM
2. 在放大相位（Φ2），电容检测输出共模电平变化
3. 通过运放将误差信号反馈到主放大器的尾电流源

电容值选择需要权衡响应速度和噪声：

• 单位电容取100fF，匹配精度约0.1%
• 开关采用传输门结构，导通电阻<100Ω
• 运放带宽设为信号带宽的5倍以上

2.3 偏置电路网络

偏置电路为所有模块提供稳定的参考电流和电压。我的设计包含：

• 带隙基准核心