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TSMC18RF工艺下LDO带隙基准电路设计与实现

倩Sur

1. 项目概述：基于TSMC18RF工艺的LDO带隙基准电路设计

在模拟IC设计领域，带隙基准电路如同精准的"电压锚点"，为各类模拟系统提供不受温度和电源波动影响的稳定参考电压。本次设计采用TSMC18RF工艺，通过Cadence Virtuoso平台实现输出电压1.2V的LDO带隙基准电路。这个工艺节点特别适合射频和精密模拟电路设计，其BJT器件具有优异的温度特性和噪声性能，是实现高精度基准源的理想选择。

作为模拟电路设计的核心模块，带隙基准电路需要同时解决两个关键问题：如何抵消晶体管基极-发射极电压(VBE)的负温度系数，以及如何利用不同电流密度下VBE差(ΔVBE)的正温度系数。通过巧妙组合这两种具有相反温度特性的电压，最终得到近似零温度系数的基准电压。在TSMC18RF工艺支持下，我们能够实现温度系数低于20ppm/℃的高稳定性输出。

提示：带隙基准电路的设计精髓在于温度补偿的精确平衡。实际设计中需要特别注意工艺偏差对BJT电流增益(β)的影响，这会导致理论计算与实际仿真出现差异。

2. 核心电路设计与原理分析

2.1 带隙基准核心架构选择

本次设计采用经典的Brokaw带隙基准结构，这是工业界验证数十年的可靠方案。其核心由两个关键部分组成：

  1. PTAT电流源：通过匹配的BJT对(Q1、Q2)产生与绝对温度成正比(Proportional To Absolute Temperature)的ΔVBE电压。在TSMC18RF工艺中，我们选择纵向NPN晶体管，因为其电流增益β值较高(典型值100左右)，且1/f噪声优于横向PNP管。

  2. CTAT电压生成：利用BJT的VBE电压具有负温度系数(Complementary To Absolute Temperature)的特性。在TSMC18RF工艺下，VBE的温度系数约为-2mV/℃。

电路中的关键电阻R1和R2需要精确计算：

code复制R1 = ΔVBE / IPTAT
R2 = (VREF - VBE) / IPTAT

其中ΔVBE = (kT/q)ln(n)，n为Q1与Q2的发射极面积比，通常取8-10为宜。

2.2 启动电路设计要点

所有带隙基准电路都需要可靠的启动机制，避免电路陷入零电流的简并状态。本设计采用三级反相器构成的启动电路：

  1. 检测级：通过大阻值电阻(典型值10MΩ)检测核心电路工作状态
  2. 放大级：采用低压CMOS反相器链增强驱动能力
  3. 隔离级：在电路正常工作时完全断开启动路径，避免引入额外误差

在TSMC18RF工艺中，启动电路的MOS管需要特别关注阈值电压匹配。建议使用最小沟道长度(0.18μm)但适当增加宽度(2-5μm)以降低随机失配。

3. Cadence Virtuoso实现详解

3.1 原理图绘制规范

在Cadence Virtuoso中创建新库时，建议采用分层设计方法：

  1. 顶层模块：包含带隙核心、启动电路和偏置电路
  2. 子模块：将运算放大器、电流镜等独立封装
  3. 器件命名：遵循"类型_功能_序号"规则，如R_bias_1、Q_core_2等

对于关键匹配器件，必须启用匹配参数选项：

code复制Create → Instance → 勾选"Match Parameters"

这将确保后续版图阶段能正确识别需要匹配布局的器件组。

3.2 仿真环境配置

在ADE L界面中需要配置三个关键仿真：

  1. DC工作点分析：
spectre复制analysis('dc ?saveOppoint t ?param "VDD" ?start "1.8" ?stop "3.6" ?step "0.1")

验证电路在1.8V-3.6V电源范围内的启动特性和PSRR

  1. 温度扫描分析：
spectre复制analysis('temp ?start "-40" ?stop "125" ?step "20")

评估-40℃到125℃范围内的温度系数

  1. 噪声分析：
spectre复制analysis('noise ?freq 1k ?stop 1M ?lin 100)

检查1kHz-1MHz频段内的输出噪声谱密度

4. 关键设计参数优化

4.1 电阻网络计算实例

假设目标输出电压1.2V，工艺参数如下：

  • VBE@27℃ = 0.75V
  • ΔVBE = 60mV (n=8, T=300K)
  • IPTAT = 20μA (根据功耗预算确定)

则电阻值为：

code复制R1 = ΔVBE / IPTAT = 60mV / 20μA = 3kΩ
R2 = (VREF - VBE) / IPTAT = (1.2V - 0.75V) / 20μA = 22.5kΩ

实际取值需考虑：

  • 电阻单位尺寸的匹配精度(TSMC18RF中Poly电阻匹配约0.1%/μm²)
  • 电压系数(约200ppm/V)
  • 温度系数(约800ppm/℃)

建议将R2拆分为22kΩ+500Ω的组合，便于后期微调。

4.2 运放设计规范

带隙基准中的运放需要满足：

  • 直流增益 > 60dB (确保足够的环路增益)
  • 相位裕度 > 60° (保证稳定性)
  • 输入失调电压 < 1mV (避免引入系统误差)

在TSMC18RF工艺下，推荐采用折叠式共源共栅结构：

code复制增益级：PMOS输入对(W/L=20μm/0.5μm) + NMOS负载
输出级：Class AB推挽结构(效率与驱动能力平衡)

5. 版图设计注意事项

5.1 匹配器件布局规则

对于关键匹配器件(BJT对、电流镜等)必须遵守：

  1. 共质心布局：采用ABBA或ABABBA排列方式
  2. 虚拟器件：在阵列外围放置dummy器件
  3. 对称布线：确保所有匹配对看到相同的寄生参数

在Virtuoso中可使用：

code复制Create → Placement → Common Centroid

工具自动生成匹配阵列。

5.2 电源线设计

根据电流密度计算金属宽度：

code复制W_min = I_max / J_max

TSMC18RF工艺中：

  • 顶层金属(M6)电流密度J_max ≈ 1mA/μm
  • 若最大电流100μA，则最小宽度0.1μm
  • 实际取值建议0.5μm以上以降低IR drop

6. 实测问题排查指南

6.1 常见故障现象与对策

现象 可能原因 解决方案
无输出 启动电路失效 检查启动管栅极电压是否在中间电平
输出振荡 相位裕度不足 增加米勒补偿电容(典型值2-5pF)
温度系数差 BJT面积比错误 重新计算并验证n值
电源抑制比低 运放PSRR不足 检查运放电源抑制特性

6.2 工艺角仿真建议

必须进行全工艺角验证：

spectre复制include "$PDK_DIR/models/spectre/corners.scs"
analysis('corner ?process "tt ff ss" ?voltage "nominal high low" ?temp " -40 25 125")

特别关注ff-fast和ss-slow组合下的性能边界。

7. 工程文件使用说明

提供的工程文件包含：

  • schematic/：完整原理图
  • symbol/：自定义器件符号
  • layout/：验证通过的版图
  • simulation/：预设仿真配置文件
  • data/：典型仿真结果

导入步骤：

  1. 在CIW窗口执行：
skill复制libId = ddGetObj("LDO_Bandgap")
libId = dbOpen(libId "r")
  1. 通过Library Manager加载整个目录

我在实际流片验证中发现，TSMC18RF工艺的BJT β值在fast corner下可能比典型值高30%，这会导致PTAT电流偏大。解决方法是在电阻R1两端并联一个约20fF的电容，利用高频下电容分流效应补偿β变化。这个技巧在标准教材中很少提及，但对提升量产良率非常有效。

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