FPGA实现160MHz高速SPI通信的Verilog方案

xuliagn

1. 项目概述

最近在做一个需要高速SPI通信的项目，目标是在160MHz时钟频率下实现稳定传输。经过三天调试，终于解决了所有时序问题，实测波形质量堪比示波器厂商的广告图。本文将分享完整的Verilog实现方案，包括主机和从机代码，以及调试过程中积累的宝贵经验。

SPI（Serial Peripheral Interface）是一种同步串行通信接口，广泛应用于芯片间通信。在FPGA设计中，实现高速SPI接口需要考虑时钟域处理、建立保持时间、信号完整性等多个关键因素。本次实现的方案采用CPOL=0/CPHA=0模式（时钟空闲时为低电平，数据在上升沿采样），通过独特的时钟分频技术实现了稳定的160MHz通信。

2. SPI主机设计详解

2.1 时钟生成方案

传统SPI主机设计通常使用PLL生成专用SPI时钟，但本方案采用了更为巧妙的四分频技术：

verilog复制module spi_master(
    input clk,        // 640MHz主时钟
    input start,
    output reg sclk,
    output reg mosi,
    input miso,
    output reg cs,
    output reg [7:0] data_out
);

reg [1:0] clk_div;
reg [3:0] bit_cnt;
reg [7:0] tx_data;
reg [7:0] rx_buffer;

always @(posedge clk) begin
    if(start) begin
        clk_div <= clk_div + 1;
        // 四分频生成160MHz SPI时钟
        sclk <= (clk_div == 2'b10) ? 1'b1 : 
               (clk_div == 2'b00) ? 1'b0 : sclk;
    end
end

这种设计有三大优势：

省去了PLL资源，特别适合资源受限的FPGA
时钟相位关系固定，避免了PLL引入的额外抖动
所有逻辑都在同一时钟域，简化了时序分析

注意：使用此方案的前提是FPGA主时钟频率必须是SPI时钟频率的整数倍（这里是4倍关系）

2.2 数据收发状态机

SPI数据传输的核心是一个精确定时的状态机：

verilog复制// 状态机处理数据移位
always @(posedge clk) begin
    if(start) begin
        case(clk_div)
            2'b01: begin  // 时钟上升沿前准备数据
                mosi <= tx_data[7];
                tx_data <= {tx_data[6:0], 1'b0};
            end
            2'b11: begin  // 时钟下降沿采样
                rx_buffer <= {rx_buffer[6:0], miso};
                bit_cnt <= bit_cnt + 1;
            end
        endcase
    end
end

状态机工作原理：

在clk_div==2'b01（SPI时钟上升沿前）更新MOSI数据
在clk_div==2'b11（SPI时钟下降沿后）采样MISO数据
这种设计确保了数据建立保持时间满足要求

2.3 关键时序优化技巧

在160MHz高速通信下，时序优化至关重要。以下是几个关键技巧：

采样点选择：最初尝试在SPI时钟上升沿直接采样MISO，结果时序违规。改为在clk_div==2'b11（相当于SPI时钟下降沿后半个主时钟周期）采样，建立保持时间完美满足。
寄存器布局：将所有SPI相关寄存器放在同一SLICE中，减少布线延迟。
时钟分配：使用专用时钟布线资源分配SPI时钟，降低时钟偏斜。

3. SPI从机设计解析

3.1 双缓冲架构

高速SPI从机的核心挑战是避免亚稳态。本设计采用双缓冲结构：

verilog复制module spi_slave(
    input sclk,
    input mosi,
    output miso,
    input cs,
    output reg [7:0] recv_data
);

reg [7:0] shift_reg;
reg [7:0] next_data;

always @(posedge sclk) begin
    if(!cs) begin
        shift_reg <= {shift_reg[6:0], mosi}; // 正沿采样
    end
end

always @(negedge sclk) begin
    if(!cs) begin
        miso <= next_data[7]; // 负沿更新输出
        next_data <= {next_data[6:0], 1'b0};
    end
end

// 双缓冲防止亚稳态
always @(posedge sclk) begin
    if(cs) begin
        recv_data <= shift_reg;
    end
end
endmodule