FPGA实现交通灯控制：VHDL与Verilog双语言对比

1. 项目概述：当FPGA遇上交通灯控制

交通信号灯作为城市道路的"指挥家"，其可靠性直接关系到公共安全。传统基于单片机的方案存在灵活性差、响应速度慢等痛点。而FPGA（现场可编程门阵列）凭借其并行处理能力和硬件可重构特性，成为数字交通灯设计的理想选择。这个项目最有趣的地方在于同时使用VHDL和Verilog两种硬件描述语言实现相同功能，就像用英语和法语写同一首诗，让我们能直观对比两种语言的编码风格与设计哲学。

我在实际工程中发现，很多初学者会纠结选择VHDL还是Verilog。VHDL强类型的特点适合严谨的系统设计，而Verilog类似C语言的语法对软件背景的开发者更友好。这次的双语言实现恰好展示了两种范式如何解决同一个实际问题——控制东西南北四个方向的交通灯状态切换，包括红灯、绿灯、黄灯时长配置以及紧急车辆优先通行等扩展功能。

2. 核心设计思路解析

2.1 状态机：交通灯的控制大脑

任何交通灯系统的核心都是状态机设计。我们采用Moore型状态机，定义以下典型状态：

• 东西方向绿灯，南北方向红灯
• 东西方向黄灯，南北方向红灯
• 南北方向绿灯，东西方向红灯
• 南北方向黄灯，东西方向红灯

状态转换由定时器触发，每个状态的持续时间可参数化配置。在VHDL中我们会使用枚举类型定义状态，而Verilog则常用参数化宏定义。两种语言实现的状态转换逻辑本质上相同，但代码组织方式差异明显。

实际项目中容易忽略黄灯时间计算。根据我的经验，黄灯时长应该 = 路口宽度 / 85%限速 + 驾驶员反应时间(通常取1.5秒)。例如6米宽路口限速60km/h(约16.67m/s)，黄灯时间应为6/(16.67*0.85)+1.5 ≈ 1.92秒

2.2 时钟分频与定时控制

FPGA开发板通常提供50MHz或100MHz主时钟，而交通灯需要秒级计时。我们采用计数器分频方案：

vhdl复制-- VHDL实现1Hz时钟分频
process(clk_50MHz)
begin
    if rising_edge(clk_50MHz) then
        if counter >= 50_000_000 then
            clk_1Hz <= not clk_1Hz;
            counter <= 0;
        else
            counter <= counter + 1;
        end if;
    end if;
end process;

对应的Verilog实现会更简洁：

verilog复制// Verilog实现1Hz时钟分频
always @(posedge clk_50MHz) begin
    counter <= (counter >= 50_000_000) ? 0 : counter + 1;
    clk_1Hz <= (counter == 0) ? ~clk_1Hz :