UART串口通信原理与FPGA实现详解

1. UART串口通信基础解析

UART（Universal Asynchronous Receiver/Transmitter）作为最古老的通信协议之一，至今仍在嵌入式系统和工业控制领域广泛应用。其核心价值在于简单可靠的传输机制——仅需两根信号线（TX和RX）即可实现全双工通信。这种简洁性使得UART成为设备调试、传感器数据采集等场景的首选方案。

在Xilinx K7系列FPGA平台上实现UART通信，需要深入理解其物理层和协议层的双重特性。物理层涉及电平标准转换，常见的有TTL（3.3V）和RS-232（±12V）两种规格。MK7160FA开发板采用CP2102 USB转串口芯片，实现了USB接口到TTL电平UART的转换，其原理图设计显示FPGA通过Pmod接口的IO_L12P_T1_MRCC_35（RX）和IO_L12N_T1_MRCC_35（TX）引脚与转换芯片连接。

协议层的关键参数包括：

• 起始位：固定为1位逻辑0，标志数据帧开始
• 数据位：5-8位可配置（通常采用8位）
• 校验位：可选奇/偶校验或无校验
• 停止位：1或2位逻辑1，标志数据帧结束

关键细节：在TTL电平规范中，逻辑高电平（1）为3.3V，逻辑低电平（0）为0V。这与RS-232的负逻辑（+3V~+15V为0，-3V~-15V为1）形成鲜明对比，实际工程中必须注意电平转换芯片的选用。

2. 波特率生成机制详解

波特率精度直接决定通信可靠性。以100MHz系统时钟生成115200bps为例，其分频系数计算过程如下：

1. 计算单个bit周期：T_bit = 1/115200 ≈ 8.68μs
2. 计算时钟周期数：N = T_bit / T_clk = 8.68μs / 10ns = 868
3. 实际分频系数：BAUD_DIV = 100MHz/115200 ≈ 868

在Verilog实现中，需要构建16倍过采样的波特率发生器（工业标准做法），对应代码结构如下：

verilog复制parameter CLK_FREQ = 100_000000;
parameter BAUD_RATE = 115200;
localparam BAUD_DIV = CLK_FREQ/(BAUD_RATE*16);

reg [15:0] baud_cnt;
wire baud_tick = (baud_cnt == BAUD_DIV);

always @(posedge clk) begin
    if(baud_tick)
        baud_cnt <= 0;
    else 
        baud_cnt <= baud_cnt + 1;
end

常见波特率误差容忍度：

工程经验：实际设计中建议在PLL输出端生成专用波特率时钟（如184.32MHz），这样可以通过整数分频得到精确的常用波特率时钟，避免累计误差。

3. 接收模块设计要点

UART接收状态机是设计核心，需要处理三个关键问题：

3.1 起始位检测

采用三采样点表决机制消除毛刺：

verilog复制reg [2:0] rx_sync;
always @(posedge clk) rx_sync <= {rx_sync[1:0], UART_RX};

wire start_detected = (rx_sync[2:1]==2'b10);  // 下降沿检测

3.2 数据位采样

在数据位中点采样保证稳定性：

verilog复制localparam SAMPLE_POINT = BAUD_DIV/2;
reg [3:0] bit_cnt;
reg [7:0] rx_data;

always @(posedge clk) begin
    if(baud_tick) begin
        if(sample_cnt == SAMPLE_POINT) begin
            rx_data[bit_cnt] <= rx_sync[2];  // 中点采样
            bit_cnt <= bit_cnt + 1;
        end
        sample_cnt <= sample_cnt + 1;
    end
end

3.3 帧错误处理

完整的状态机应包括：

1. IDLE状态：等待起始位
2. START状态：确认起始位有效性
3. DATA状态：采集8位数据
4. STOP状态：验证停止位

避坑指南：实际测试中发现，在电磁环境复杂的场景中，建议增加数字滤波模块，对每个bit进行3次采样表决，可显著提高抗干扰能力。同时，接收缓冲区应设计为双缓冲结构，避免数据覆盖。

4. 发送模块实现技巧

发送时序控制需要注意两个关键点：

4.1 位定时控制

采用状态机精确控制每个bit的发送时长：

verilog复制reg [3:0] tx_state;
reg [7:0] tx_shift;

always @(posedge clk) begin
    case(tx_state)
        0: if(tx_start) begin  // 起始位
            UART_TX <= 0;
            tx_shift <= tx_data;
            tx_state <= 1;
            bit_cnt <= 0;
        end
        1-8: if(baud_tick) begin  // 数据位
            UART_TX <= tx_shift[0];
            tx_shift <= {1'b0, tx_shift[7:1]};
            tx_state <= tx_state + 1;
        end
        9: if(baud_tick) begin  // 停止位
            UART_TX <= 1;
            tx_state <= 0;
        end
    endcase
end

4.2 流量控制

通过CTS/RTS信号实现硬件流控：

1. 当接收缓冲区满时，拉高RTS信号
2. 发送端检测到CTS为高时暂停发送

性能优化：对于高速UART（≥1Mbps），建议采用DMA传输机制，将数据从内存直接搬运到UART发送缓冲区，减轻CPU负担。在FPGA中可通过AXI-Stream接口实现类似功能。

5. 系统集成与调试

5.1 回环测试方案

验证收发功能的黄金标准：

1. 硬件回环：短接TX和RX引脚
2. 软件回环：接收后立即发送
3. 压力测试：连续发送0x55/0xAA（0101交替模式）

5.2 常见故障排查

5.3 高级应用扩展

1. Modbus RTU协议栈实现
2. 自定义协议封装（添加帧头、长度、CRC校验）
3. 多串口管理器设计（基于时分复用）

在MK7160FA开发板上进行实测时，发现当波特率超过3Mbps时，需要优化PCB布局布线：缩短信号走线长度、避免锐角转弯、增加地平面屏蔽。对于工业级应用，建议选用隔离型串口芯片（如ADI的ADM3251E），可承受1500V的隔离电压。