UART串口通信原理与FPGA实现详解

1. UART串口通信基础解析

UART（Universal Asynchronous Receiver/Transmitter）作为最古老的通信协议之一，至今仍在嵌入式系统和工业控制领域广泛应用。其核心价值在于简单可靠的传输机制——仅需两根信号线（TX和RX）即可实现全双工通信。这种简洁性使得UART成为设备调试、传感器数据采集等场景的首选方案。

在Xilinx K7系列FPGA平台上实现UART通信，需要深入理解其物理层和协议层的双重特性。物理层涉及电平标准转换，常见的有TTL（3.3V）和RS-232（±12V）两种规格。MK7160FA开发板采用CP2102 USB转串口芯片，实现了USB接口到TTL电平UART的转换，其原理图设计显示FPGA通过Pmod接口的IO_L12P_T1_MRCC_35（RX）和IO_L12N_T1_MRCC_35（TX）引脚与转换芯片连接。

协议层的关键参数包括：

• 起始位：固定为1位逻辑0，标志数据帧开始
• 数据位：5-8位可配置（通常采用8位）
• 校验位：可选奇/偶校验或无校验
• 停止位：1或2位逻辑1，标志数据帧结束

关键细节：在TTL电平规范中，逻辑高电平（1）为3.3V，逻辑低电平（0）为0V。这与RS-232的负逻辑（+3V~+15V为0，-3V~-15V为1）形成鲜明对比，实际工程中必须注意电平转换芯片的选用。

2. 波特率生成机制详解

波特率精度直接决定通信可靠性。以100MHz系统时钟生成115200bps为例，其分频系数计算过程如下：

1. 计算单个bit周期：T_bit = 1/115200 ≈ 8.68μs
2. 计算时钟周期数：N = T_bit / T_clk = 8.68μs / 10ns = 868
3. 实际分频系数：BAUD_DIV = 100MHz/115200 ≈ 868

在Verilog实现中，需要构建16倍过采样的波特率发生器（工业标准做法），对应代码结构如下：

verilog复制parameter CLK_FREQ = 100_000000;
parameter BAUD_RATE = 115200;
localparam BAUD_DIV = CLK_FREQ/(BAUD_RATE*16);

reg [15:0] baud_cnt;