FPGA开发入门：Verilog自动售货机项目实战

1. FPGA自动售货机项目概述

作为一名FPGA开发工程师，我经常遇到初学者对Verilog语法感到困惑的情况。今天我想通过一个自动售货机的实际项目，带大家从零开始理解FPGA开发的基础知识。这个项目非常适合刚接触FPGA的朋友，因为它涵盖了数字电路设计的核心概念，同时又足够直观有趣。

自动售货机看似简单，但它包含了状态机、数据处理、用户交互等FPGA开发的典型要素。在DAY1的内容中，我们将重点解析项目的Verilog代码基础部分，特别是数据类型和控制结构这些看似基础但极其重要的概念。

提示：如果你是第一次接触FPGA开发，建议先准备好Quartus或Vivado开发环境，这样可以在阅读的同时动手实践代码示例。

2. Verilog核心数据类型解析

2.1 wire类型：硬件连接的桥梁

wire类型是Verilog中最基础的数据类型，它直接对应硬件中的物理连线。在自动售货机项目中，所有的输入输出端口都默认使用wire类型：

verilog复制input [0:2] KEY;        // 3位按键输入
input [0:9] SW;         // 10位拨码开关输入
output [0:9] LEDR;      // 10位LED输出
output [0:6] HEX5;      // 7段数码管输出

wire类型有几个重要特性：

1. 它只负责传输信号，不具备存储功能
2. 默认值为高阻态(z)
3. 在连续赋值语句(assign)中必须使用wire类型
4. 模块间的信号连接必须使用wire类型

在实际项目中，我习惯将所有显式连接的信号都声明为wire，即使它默认就是wire类型。这样可以提高代码的可读性：

verilog复制wire [3:0] product_selected;  // 明确声明为wire类型

2.2 reg类型：存储与状态保持

与wire不同，reg类型可以存储数值，相当于硬件中的寄存器。在自动售货机项目中，我们需要用reg来保存各种状态信息：

verilog复制reg[1:0] escolher;              // 2位选择状态
reg[7:0] produto_escolhido;     // 8位商品编码
reg[7:0] dinheiro_inserido;     // 8位投入金额
reg[3:0] estado_atual;          // 4位状态机状态

reg类型的关键特点：

1. 只能在always块或initial块中赋值
2. 默认值为不定态(x)
3. 位宽声明方式为[高位:低位]
4. 可以用于组合逻辑和时序逻辑

常见误区：很多初学者认为reg一定会被综合成寄存器，实际上在组合逻辑中使用的reg并不会生成触发器，它只是语法上的寄存器。

2.3 参数与常量定义

parameter是Verilog中定义常量的方式，它提高了代码的可读性和可维护性。在自动售货机项目中，我们用parameter来定义状态机的各个状态：

verilog复制parameter espera=0, select=1, insert_money=2, give_change=3, show=4;

parameter的优势：

1. 一处修改，全局生效
2. 使状态编码更具可读性
3. 综合后不会占用硬件资源
4. 可以在模块实例化时重新定义

在实际工程中，我习惯将所有的魔法数字都用parameter替代，比如：

verilog复制parameter PRICE_COLA = 50;  // 可乐价格
parameter PRICE_CHIP = 75;  // 薯片价格

3. Verilog语法规范详解

3.1 基本语法结构

Verilog的语法借鉴了C语言，但也有自己的特点。在自动售货机项目中，我们可以看到几个关键语法元素：

1. 语句以分号结束：

verilog复制dinheiro_inserido = dinheiro_inserido + 25;

2. 代码块用begin-end界定：

verilog复制begin
    statement1;
    statement2;
end

3. 模块以module开始，endmodule结束：

verilog复制module vending_machine(
    input [0:2] KEY,
    output [0:6] HEX5
);
    // 模块内容
endmodule

编码规范建议：我个人的习惯是begin与关键字同行，end单独一行并缩进对齐，这样代码层次更清晰。

3.2 控制结构对比分析

3.2.1 if-else语句

Verilog的if-else与C语言非常相似，但要注意它是在描述硬件电路：

verilog复制if(SW[0]==1) begin
    dinheiro_inserido = dinheiro_inserido + 25;
    moedas_inseridas_25 = moedas_inseridas_25+1;
end

重要注意事项：

1. 条件表达式必须放在括号内
2. 即使只有一条语句也建议使用begin-end
3. 会产生优先级编码电路
4. 不完整的if-else会生成锁存器(Latch)

3.2.2 case语句

case语句是状态机设计的利器，自动售货机项目中用它来实现商品选择和状态转换：

verilog复制case(produto_escolhido)
    1: price = 50;
    2: price = 75;
    3: price = 100;
endcase

case语句的特点：

1. 每个分支不需要break
2. 支持default分支
3. 会生成多路选择器
4. 比if-else结构更清晰

经验分享：在状态机设计中，我习惯为case语句添加default分支，即使理论上不会执行到，这是一个良好的防御性编程习惯。

3.2.3 循环语句

Verilog支持多种循环结构，但在可综合代码中要谨慎使用：

1. for循环 - 用于重复操作：

verilog复制for (i = 0; i < 8; i = i+1) begin
    bcd = {bcd[10:0], bin[7-i]};
end

2. repeat循环 - 固定次数循环：

verilog复制repeat (10) begin
    if( i*100 < valor_troco) i = i + 1;
end

3. while循环 - 条件循环：

verilog复制while (condition) begin
    statement;
end

4. forever循环 - 仅用于测试：

verilog复制forever #5 clock = ~clock;  // 生成时钟信号

重要提示：在可综合代码中，循环次数必须是编译时可确定的常数，否则会导致不可预测的硬件行为。

4. 自动售货机核心逻辑实现

4.1 状态机设计

自动售货机的核心是一个有限状态机(FSM)，在Verilog中我们使用parameter和case语句来实现：

verilog复制parameter IDLE=0, SELECT=1, PAYMENT=2, DELIVERY=3;

reg [1:0] current_state, next_state;

always @(posedge clk or posedge reset) begin
    if(reset) current_state <= IDLE;
    else current_state <= next_state;
end

always @(*) begin
    case(current_state)
        IDLE: if(any_key_pressed) next_state = SELECT;
        SELECT: if(selection_valid) next_state = PAYMENT;
        PAYMENT: if(payment_done) next_state = DELIVERY;
        DELIVERY: next_state = IDLE;
        default: next_state = IDLE;
    endcase
end

状态机设计要点：

1. 明确的状态定义
2. 状态寄存器使用非阻塞赋值(<=)
3. 组合逻辑使用阻塞赋值(=)
4. 完整的default处理

4.2 金额计算逻辑

自动售货机需要处理金额计算和找零，这里使用BCD码转换作为示例：

verilog复制reg [3:0] bcd1, bcd2, bcd3;  // 个十百位BCD码

always @(posedge clk) begin
    if(reset) begin
        bcd1 <= 0; bcd2 <= 0; bcd3 <= 0;
    end
    else begin
        // 二进制转BCD算法
        for (i = 0; i < 8; i = i+1) begin
            bcd1 = (bcd1 > 4) ? bcd1 + 3 : bcd1;
            bcd2 = (bcd2 > 4) ? bcd2 + 3 : bcd2;
            bcd3 = (bcd3 > 4) ? bcd3 + 3 : bcd3;
            
            {bcd3, bcd2, bcd1} = {bcd3, bcd2, bcd1} << 1;
            {bcd1[0], bin} = {bin, 1'b0};
        end
    end
end

金额处理注意事项：

1. 使用足够宽的寄存器防止溢出
2. 考虑进位处理
3. 同步复位确保初始状态
4. 时序约束要满足计算需求

4.3 显示驱动设计

自动售货机需要驱动LED和数码管显示状态信息：

verilog复制// LED显示投入金额
assign LEDR = dinheiro_inserido[7:0]; 

// 数码管显示价格
always @(*) begin
    case(produto_escolhido)
        1: HEX5 = 7'b100_1110;  // 显示"5"
        2: HEX5 = 7'b001_0010;  // 显示"7"
        3: HEX5 = 7'b000_0001;  // 显示"0"
        default: HEX5 = 7'b111_1111; // 全灭
    endcase
end

显示驱动设计技巧：

1. 共阳/共阴数码管编码不同
2. 使用查找表简化编码
3. 考虑刷新率避免闪烁
4. 多位数显示需要扫描电路

5. 常见问题与调试技巧

5.1 典型问题排查

在实现自动售货机项目时，我遇到过几个典型问题：

1. 状态机死锁：

• 现象：系统卡在某个状态无法退出
• 原因：缺少某些状态转换条件
• 解决：检查所有可能的输入组合

2. 金额计算错误：

• 现象：找零金额不正确
• 原因：BCD转换算法错误
• 解决：单步仿真验证中间值

3. 显示异常：

• 现象：数码管显示乱码
• 原因：段码编码错误
• 解决：验证每个数字的编码

5.2 仿真调试方法

有效的仿真可以节省大量调试时间：

1. 编写测试激励：

verilog复制initial begin
    reset = 1;
    #20 reset = 0;
    SW = 1;  // 选择商品1
    #50 KEY = 1;  // 确认选择
    // 更多测试场景...
end

2. 使用$display输出调试信息：

verilog复制always @(posedge clk) begin
    $display("State=%d, Money=%d", current_state, dinheiro_inserido);
end

3. 波形分析技巧：

• 重点关注时钟边沿
• 检查状态转换时序
• 验证数据计算过程

5.3 硬件调试建议

当代码下载到FPGA后出现问题：

1. 使用LED作为调试指示灯：

verilog复制assign LEDR[9] = (current_state == SELECT);  // 选择状态指示

2. 逐步验证各个模块：

• 先单独测试显示驱动
• 再验证状态机逻辑
• 最后集成测试

3. 逻辑分析仪使用：

• 抓取关键信号波形
• 设置触发条件
• 分析时序关系

在DAY1的实现中，我们重点构建了自动售货机的基础框架。掌握了这些Verilog基础知识后，在后续的DAY2中，我们将进一步完善商品选择、货币识别和出货控制等高级功能。