65nm工艺12bit 100MHz混合架构ADC设计解析

1. 项目背景与核心价值

在混合信号处理系统中，模数转换器（ADC）作为连接模拟世界与数字系统的桥梁，其性能直接影响整个系统的精度和速度。传统SAR ADC虽然结构简单功耗低，但受限于逐次逼近的工作机制，转换速度难以突破10MHz量级。而全流水线结构ADC虽然速度够快，但功耗和面积代价过高。这种背景下，采用65nm工艺设计的12bit 100MHz pipelined SAR架构ADC，通过创新性地结合两种结构的优势，实现了高精度与高速度的完美平衡。

这个设计最吸引我的地方在于其架构创新点：在前端采用4bit SAR子ADC进行粗量化，后端接8bit SAR结构进行细量化，中间插入动态放大器实现级间隔离。实测显示，在1.2V电源电压下，整个ADC仅消耗8.7mW功率，SFDR达到78dB，ENOB为10.8bit，芯片面积仅0.14mm²。这些指标对于移动通信、医疗成像等低功耗应用场景具有显著优势。

2. 架构设计与工作原理

2.1 混合架构创新

传统SAR ADC的转换速度受限于电容阵列的建立时间和比较器决策时间。本设计采用两级流水线结构：第一级4bit SAR完成粗转换（MSB），第二级8bit SAR处理剩余精度（LSB）。关键创新在于：

• 动态放大器替代传统运算放大器：仅在工作阶段消耗电流，静态功耗为零
• 时间交织电容DAC：第一级转换同时预充电第二级DAC，隐藏充电时间
• 异步时钟控制：消除同步时钟的时序余量浪费

具体工作时序：

1. 采样相位：输入信号同时采样到两级电容阵列
2. 第一级转换：4bit SAR在7个时钟周期内完成（1采样+6比较）
3. 余量放大：动态放大器在2ns内将残差信号放大16倍
4. 第二级转换：8bit SAR在11个周期内完成（1采样+10比较）
5. 数字校正：对齐两级输出，校准增益误差和偏移

2.2 关键电路实现

2.2.1 采样保持电路

采用bottom-plate采样技术，使用传输门开关与MOM电容阵列。特别设计了：

• 自举开关：栅极电压随输入信号浮动，保证线性度
• dummy开关：对称布局抵消电荷注入
• 采样电容值：第一级4.8pF（kT/C噪声约束），第二级0.3pF（面积优化）

实测发现：采样开关的导通电阻非线性在100MHz输入时会导致