RISC-V三级流水线架构与FPGA实现详解

1. CPU三级流水线基础架构解析

在RISC-V架构的FPGA实现中，三级流水线是最基础的处理器设计范式。这种设计通过将指令执行过程划分为取指(IF)、译码(ID)和执行(EX)三个阶段，实现了指令级并行。让我们先看一个典型的流水线数据通路：

code复制取指阶段(IF) -> 译码阶段(ID) -> 执行阶段(EX)

每个阶段都有专用的硬件资源，当第一条指令进入ID阶段时，第二条指令就可以进入IF阶段，形成流水线作业。这种设计的关键在于正确处理阶段间的数据传递和冲突解决。

2. 关键模块实现细节

2.1 PC寄存器设计原理

PC(Program Counter)寄存器是控制流的核心，它保存着下一条要执行指令的地址。在RISC-V架构中，PC具有以下特性：

• 32位宽度（RV32架构）
• 按4字节对齐（因为每条指令固定32位）
• 复位时指向0x00000000

Verilog实现中需要特别注意：

verilog复制module pc_reg(
    input wire        clk,
    input wire        rst,
    output reg[31:0] pc_o
);
    always @(posedge clk) begin
        if(rst == 1'b0)
            pc_o <= 32'b0;  // 同步复位
        else
            pc_o <= pc_o + 3'd4;  // 每次递增4
    end
endmodule

注意：这里的3'd4写法虽然能工作，但更规范的写法是32'd4，因为pc_o是32位寄存器。实际综合时工具会优化，但保持位宽一致是良好的编码习惯。

2.2 指令存储器(ROM)设计

ROM模块存储机器指令，其设计要点包括：

1. 地址转换：由于PC每次+4，而存储器按字(32bit)编址，需要右移2位
2. 存储器初始化：通常通过$readmemh从文件加载指令
3. 访问时序：组合逻辑输出，无时钟延迟

改进后的ROM实现：

verilog复制module rom(
    input wire[31:0] inst_addr_i,
    output