1. 项目概述：10/100M以太网PHY全链路设计解析
这个基于GPdk90nm工艺的10BASE-T物理层设计项目，堪称模拟IC工程师的"毕业设计"。从时钟生成到数据恢复，从电源管理到信号调理，完整实现了以太网物理层的所有关键模块。作为在工业界摸爬滚打多年的老工程师，我可以负责任地说，能独立完成这种规模的设计，基本上就摸到了模拟电路设计的门槛。
项目最核心的价值在于它的系统性——不是零散的模块拼凑，而是真正考虑过模块间交互的完整解决方案。两个工艺版本（90nm为主，180nm为辅）都提供了从电路图到版图的全套设计文件，这在开源项目中实属罕见。特别是那些带寄生参数的版图文件，对理解实际芯片实现中的耦合效应、噪声传导等问题有不可替代的参考价值。
2. 核心模块深度拆解
2.1 双PLL时钟架构设计
时钟模块采用主从式双PLL结构，这种设计在以太网PHY中非常典型。主PLL负责生成100MHz系统时钟，从PLL则专门处理时钟数据恢复(CDR)。但真正体现设计功力的，是那些在教科书上找不到的工程细节。
主PLL采用电荷泵结构，但创新性地在VCO控制端并联了20个带二进制开关的变容二极管阵列。这种结构的精妙之处在于：
- 通过数字控制字动态调整有效变容二极管数量，将VCO增益从1.2GHz/V降到200MHz/V
- 增益降低直接带来相位噪声改善，实测可降低6dB左右
- 配合数字校准模块，即使在ss_125c工艺角下也能稳定锁定
verilog复制parameters vctrl=0.6
varactor_array (vctrl 0) cap_cell[19:0] w=2u l=0.12u \
binary_sw=$DESIGN_PLL/binary_control[19:0]
关键提示：VCO增益与相位噪声的折中是PLL设计的永恒课题。这个方案通过数字修调实现了动态适配，是值得记录的技巧。
2.2 自适应模拟均衡器实现
在10/100M以太网中，电缆损耗会导致严重的码间干扰。这个项目中的3-tap FIR均衡器采用gm-C结构实现，系数可编程调整：
verilog复制module analog_eq(in, out);
electrical in, out;
parameter real coeff0=0.6, coeff1=-0.3, coeff2=0.1;
real delay1, delay2;
analog begin
delay2 = delay1;
delay1 = V(in);
V(out) <+ coeff0*V(in) + coeff1*delay1 + coeff2*delay2;
end
endmodule
实际调试中发现几个关键点：
- 当信道损耗达到24dB时，需要将coeff1调整到-0.45才能获得清晰眼图
- 温度变化会导致最佳系数点偏移，因此最终加入了peak detect自动调整电路
- gm单元偏置点的稳定性直接影响EQ性能，需要特别关注电源抑制比
2.3 带自校准的Flash ADC设计
8位Flash ADC是本项目中的另一个亮点模块。比较器阵列采用自校准偏置技术，上电时自动检测并补偿工艺偏差：
tcl复制foreach(cell cv('("/ComparatorBias"))
when(cvId(cell)=="biasGen"
doCalibrate(cell "vth_offset" 0.05)
)
)
实测性能数据：
- INL：±0.7LSB（全工艺角）
- DNL：±0.5LSB
- 采样率：50MS/s
- 功耗：8mW @1.2V
特别值得注意的是温度补偿机制。当环境温度从-40°C变化到125°C时，需要重新trim偏置电流以保持比较器阈值稳定。这部分的校准算法在数字控制模块中实现。
3. 电源管理子系统剖析
3.1 曲率补偿带隙基准
电源管理模块中的带隙基准(BG)采用了创新的曲率补偿技术，其核心电流生成公式体现了温度补偿的思想：
verilog复制Iptat = (VGS2 - VGS1)/R1
Ictat = delta_VBE/R2
Ibias = 3*Iptat + 2.5*Ictat + 0.3*Iptat^2/Ictat
这个公式的物理意义在于：
- Iptat提供正温度系数
- Ictat提供负温度系数
- 非线性项用于补偿高阶温度效应
实测结果显示，在-40°C到125°C范围内，输出电压变化小于±10mV。
3.2 高PSRR LDO设计
为模拟模块供电的LDO具有出色的电源抑制性能：
- PSRR @100kHz：42dB
- 输出噪声：200μVrms
- 负载调整率：0.5mV/mA
实现高PSRR的关键在于：
- 采用两级运放结构，第一级为折叠共源共栅，第二级为Class-AB输出
- 在电源和地之间布置足够的去耦电容
- 精确控制功率管的栅极驱动阻抗
4. 系统集成与验证
4.1 AMS混合仿真策略
项目采用了先进的AMS混合仿真方法，将模拟电路与数字控制器联合验证：
tcl复制simulator lang=ams
ahdl_include "eth_phy.va"
digital_include "mac_controller.v"
save V(CDR.clk) V(EQ.out) V(ADC.dout[7:0])
这种仿真方式的优势在于：
- 可以验证数字控制算法对模拟电路的实际影响
- 能捕捉跨域接口的时序问题
- 更接近实际芯片的工作场景
4.2 工艺角覆盖测试
项目提供了完整的工艺角测试脚本，这是判断设计鲁棒性的黄金标准：
tcl复制set corners {tt ff ss}
foreach corner $corners {
cmdmirror $corner \
-parameters vdd=0.9 temp=125 \
-analysis tran -stop 10u \
-measure enob=getENOB(V(adc_out))
}
特别值得关注的是ff工艺角下PLL锁定时间异常的问题。通过分析发现，这是由于工艺偏差导致电荷泵电流失配所致。最终通过增加修调位宽解决了这个问题。
5. 版图设计经验分享
5.1 模块布局策略
版图设计中最关键的经验是隔离策略：
- 将噪声敏感的接收通道(Rx)与噪声源发射通道(Tx)分置芯片两侧
- 为数字和模拟模块使用独立的电源域
- PLL采用guard ring全包围，并单独供电
5.2 寄生参数提取
项目提供了带寄生参数的版图，这对评估实际性能至关重要。特别是：
- 电源网络的IR drop分析
- 衬底噪声耦合评估
- 高频信号路径的RC延迟
6. 调试与优化实录
6.1 眼图优化过程
在初始设计时，眼图张开度不足。通过以下步骤逐步优化：
- 调整均衡器系数（耗时2周）
- 优化ADC采样时钟相位（3天）
- 重新设计时钟树缓冲器（1周）
最终在1e-8误码率下获得符合IEEE 802.3标准的眼图。
6.2 电源噪声排查
曾遇到ADC性能在高温下恶化的现象。通过以下手段定位问题：
- 用片上传感器监测电源纹波
- 分析LDO的PSRR温度特性
- 检查带隙基准的启动行为
最终发现是偏置电路的温度补偿不足所致，通过修改曲率补偿系数解决。
7. 项目使用指南
7.1 仿真环境搭建
建议按以下顺序运行仿真：
- 模块级DC仿真（验证偏置点）
- 模块级AC/tran仿真（验证功能）
- 子系统仿真（如PLL+CDR）
- 全芯片AMS仿真
7.2 关键参数修改
需要特别注意的参数：
- PLL带宽（影响锁定时间和抖动）
- 均衡器系数步长（影响自适应速度）
- ADC比较器偏置（影响线性度）
8. 工程师成长建议
通过这个项目，我深刻体会到模拟设计的几个关键能力：
- 模块级优化与系统级考量的平衡
- 工艺偏差与温度效应的预防性设计
- 混合信号系统的协同验证方法
建议学习者按照"模块理解-局部修改-系统集成"的步骤逐步深入。先从单个模块（如LDO）开始研究，再尝试调整参数，最后挑战系统级优化。