1. SPI总线协议深度解析
SPI(Serial Peripheral Interface)作为嵌入式系统和FPGA开发中最常用的同步串行通信协议之一，其高效的双向数据传输特性使其在各类外设连接中占据重要地位。与UART相比，SPI最大的优势在于仅需四线即可实现全双工通信，且时钟速率可高达数十MHz。我在多个FPGA项目中实测，SPI接口在25MHz时钟下传输稳定性远超UART在同等波特率下的表现。
1.1 物理层信号定义
SPI总线包含四类基础信号线：
- SCLK：同步时钟信号，由主机产生。根据CPOL参数不同，空闲时可为高电平(CPOL=1)或低电平(CPOL=0)
- MOSI：主机输出从机输入数据线，传输方向始终为主→从
- MISO：主机输入从机输出数据线，传输方向始终为从→主
- SS：从机选择信号(低有效)，每个从机需独立片选
关键提示：实际布线时SCLK建议采用蛇形走线等长处理，我在高速SPI设计中发现，当SCLK与数据线长度差超过5cm时，在50MHz以上频率会出现采样偏移问题。
1.2 拓扑结构对比
1.2.1 星型连接
典型特点：
- 每个从机独立SS线
- 主机通过不同SS信号选择目标从机
- 优势：各从机互不干扰，可支持不同协议参数
- 缺点：SS线数量随从机增加而增长
1.2.2 菊花链连接
典型特点：
- 所有从机共享SS信号
- 数据依次通过各从机传递
- 优势：节省SS引脚资源
- 缺点：所有从机必须兼容相同协议参数
实测案例：在驱动多个级联ADC芯片时，采用菊花链结构将24个ADC的布线从96根(星型)减少到4根，PCB面积节省60%。
1.3 工作时序模式
SPI协议通过CPOL(时钟极性)和CPHA(时钟相位)两个参数定义四种工作时序模式：
| 模式 | CPOL | CPHA | 数据采样沿 | 数据变化沿 |
|---|---|---|---|---|
| 0 | 0 | 0 | 上升沿 | 下降沿 |
| 1 | 0 | 1 | 下降沿 | 上升沿 |
| 2 | 1 | 0 | 下降沿 | 上升沿 |
| 3 | 1 | 1 | 上升沿 | 下降沿 |
避坑指南：某次调试中发现STM32的SPI模式1(CPOL=0,CPHA=1)与FPGA通信异常，最终查明是FPGA端误设为模式2。建议在模块初始化时打印当前模式参数进行双重确认。
2. FPGA SPI主机设计实战
2.1 架构设计要点
基于Verilog的通用SPI主机核心功能包括：
- 多从机支持：24位SS输出，支持1对多控制
- 动态帧长：可配置1-256字节传输
- 双时钟输出：同时提供CPOL=0/1的SCLK
- 流式接口：8位并行数据总线+握手信号
verilog复制module spi_master (
input clk, // 系统时钟
input rst, // 异步复位
input start, // 传输启动信号
input [23:0] ss, // 从机选择掩码
input [7:0] len, // 传输长度(1-256)
input [7:0] din, // 输入数据
output [7:0] dout, // 输出数据
output read, // 数据读取脉冲
output valid, // 数据有效脉冲
output sclk0, // CPOL=0时钟
output sclk1, // CPOL=1时钟
output mosi, // 主出从入
input miso // 主入从出
);
2.2 状态机设计
采用三段式状态机实现传输控制：
- IDLE：等待start信号，锁存ss和len参数
- SHIFT：进行字节移位传输
- 每字节8个时钟周期
- 根据CPHA确定采样边沿
- GAP：字节间间隔(可配置)
verilog复制always @(posedge clk or posedge rst) begin
if (rst) begin
state <= IDLE;
cnt <= 0;
end else begin
case(state)
IDLE: if (start) begin
ss_reg <= ss;
len_reg <= len;
state <= SHIFT;
end
SHIFT: if (bit_cnt == 7 && byte_cnt == len_reg-1)
state <= IDLE;
...
endcase
end
end
2.3 时钟生成逻辑
为兼容不同从机需求，同时生成CPOL=0和1两种时钟：
verilog复制// CPOL=0时钟生成
assign sclk0 = (state == SHIFT) ? clk_div ^ (cpha && !bit_cnt[2:0]) : 0;
// CPOL=1时钟生成
assign sclk1 = (state == SHIFT) ? ~(clk_div ^ (cpha && !bit_cnt[2:0])) : 1;
其中clk_div为系统时钟分频信号，通过参数可配置分频系数实现不同波特率。
3. 关键实现细节
3.1 字节传输时序控制
每个字节传输包含三个阶段：
- 准备阶段(1周期)：输出read信号，外部电路需在此周期提供din数据
- 移位阶段(8周期)：逐位移出MOSI，同时采样MISO
- 锁存阶段(1周期)：输出valid信号，dout数据生效
时序约束示例：
tcl复制set_output_delay -clock sclk0 -max 2.5 [get_ports mosi]
set_input_delay -clock sclk0 -max 1.8 [get_ports miso]
3.2 跨时钟域处理
当系统时钟与SPI时钟不同源时，需特别注意：
- MISO采样使用双触发器同步
- 状态机转换添加"安全态"隔离
verilog复制// MISO同步处理
always @(posedge clk) begin
miso_sync <= {miso_sync[0], miso};
end
3.3 参数化设计
通过Verilog参数提高模块复用性：
verilog复制parameter CPHA = 0; // 时钟相位
parameter DIV_WIDTH = 8; // 分频器位宽
parameter [DIV_WIDTH-1:0] DIV = 4; // 分频系数
4. 调试与优化经验
4.1 常见问题排查
-
数据错位：
- 检查CPHA/CPOL设置是否与从机一致
- 确认MSB/LSB顺序匹配
- 使用逻辑分析仪捕获实际波形
-
时钟抖动大：
- 增加时钟驱动器
- 缩短走线长度
- 添加端接电阻
-
多从机干扰：
- 确保未选中的从机MISO为高阻
- SS信号增加缓冲器
4.2 性能优化技巧
-
DMA集成：
- 添加AXI-Stream接口支持块传输
- 例：一次传输1024字节无需CPU干预
-
动态时钟调整：
- 根据从机类型自动切换时钟速率
- 通过PLL实现无毛刺切换
-
双缓冲设计：
- 乒乓缓冲解决传输间隙问题
- 实测吞吐量提升40%
verilog复制// 双缓冲实现
always @(posedge clk) begin
if (buf_sel) begin
buf_a <= next_data;
end else begin
buf_b <= next_data;
end
buf_sel <= ~buf_sel;
end
5. 实际应用案例
5.1 高速ADC数据采集
项目需求：
- 24位ADS1256 ADC
- 采样率30KSPS
- 菊花链连接8个模块
解决方案：
- SPI时钟配置为7.68MHz (256分频)
- 采用模式1(CPOL=0,CPHA=1)
- 自定义16位命令帧结构
verilog复制// ADC控制指令
localparam CMD_READ = 16'h1A00;
localparam CMD_WRITE = 16'h2A00;
5.2 TFT液晶驱动
特殊挑战：
- 需9位数据格式(8位+命令/数据选择)
- 最高时钟18MHz
创新实现：
- 扩展数据位宽至9位
- 添加专用DCX控制线
- 使用PLL生成精确时钟
实测显示刷新率从45fps提升至60fps，同时降低EMI辐射12dB。