1. 项目背景与核心挑战
在嵌入式系统开发领域，时钟信号的稳定性直接决定了整个系统的可靠性。RK3566作为Rockchip旗下中高端处理器，其PLL（锁相环）时钟发生器在Android 11.0系统上运行时，常会遇到EMI（电磁干扰）超标问题。去年我们在开发智能POS设备时，就曾因PLL时钟辐射超标导致整机EMC测试失败，不得不推迟产品上市。
PLL展频技术（Spread Spectrum Clocking）正是解决这一痛点的关键方案。其原理是通过对基准时钟频率进行微量调制（通常±1%-2%），将原本集中在单一频点的能量分散到一定带宽范围内。这就像把一束激光变成散光——虽然总能量不变，但单位频点的能量密度显著降低。实测表明，合理配置展频参数可使辐射峰值降低5-10dB，轻松通过FCC/CE认证。
2. RK3566时钟体系架构解析
2.1 三级时钟树结构
RK3566采用典型的三级时钟架构：
- 外部振荡器：24MHz晶振提供基准时钟
- PLL单元：包含APLL/DPLL/CPLL等6组锁相环
- 分频器网络：生成CPU/GPU/总线等各模块工作时钟
以APLL为例，其寄存器配置逻辑如下：
c复制// RK3566_PMU_CRU_BASE + 0x0000
union {
struct {
uint32_t bypass : 1; // 旁路模式
uint32_t pd : 1; // 掉电控制
uint32_t rst : 1; // 复位控制
uint32_t fout : 1; // 输出使能
uint32_t : 4; // 保留
uint32_t fbdiv : 10; // 反馈分频系数
uint32_t refdiv : 6; // 参考分频系数
uint32_t postdiv1 : 4;// 后分频1
uint32_t postdiv2 : 4;// 后分频2
};
uint32_t val;
} apll_con[5];