FPGA进位链实现皮秒级TDC的设计与实践

1. 项目背景与核心价值

在数字电路设计中，时间测量精度往往受限于系统时钟周期。传统基于计数器的时间数字转换器（TDC）受时钟频率限制，分辨率通常在纳秒级别。而利用FPGA内部专用进位链资源实现的TDC，可以实现皮秒级的时间间隔测量，这相当于把测量精度提升了近千倍。

XC7A35T作为Xilinx Artix-7系列中的一款性价比极高的FPGA，其内部包含丰富的CARRY4进位链资源。这些硬件原语原本是用于实现高速算术运算的专用路径，但我们发现可以利用其固有的传播延迟特性来构建超高精度的时间测量系统。这种方案特别适合激光测距、高能物理实验、医疗成像等需要精确时间标记的应用场景。

2. 硬件架构设计解析

2.1 Carry4进位链的物理特性

Artix-7系列的每个SLICE中包含两条CARRY4进位链，每条链由4个级联的进位单元组成。当信号从CO0传播到CO3时，会经历固定的门延迟。实测表明，在-1速度等级的XC7A35T上，单个CARRY4链的总延迟约为160ps（温度电压波动会导致±20ps的偏差）。这个特性使我们能够将时间间隔转换为可测量的数字码。

2.2 TDC核心结构设计

我们采用"粗计数+细测量"的双层架构：

• 粗计数层：使用常规的全局时钟网络（通常300MHz）和32位计数器
• 细测量层：由16级CARRY4链组成的延迟线，通过抽头寄存器捕捉信号传播状态

关键设计参数：

verilog复制parameter CARRY_STAGES = 16;  // 使用4个SLICE的进位资源
localparam TAP_BITS = CARRY_STAGES * 4; // 64个抽头点

3. Verilog实现关键代码

3.1 进位链实例化模板

必须手动例化CARRY4原语以确保布局器不会优化掉关键路径：

verilog复制(* KEEP_HIERARCHY = "TRUE" *)
CARRY4 carry_chain [0:CARRY_STAGES-1] (
    .CO(),         // 进位输出
    .O(),          // 本地输出
    .CI(),         // 进位输入
    .CYINIT(init_pulse),  // 起始脉冲
    .DI(4'b1111),  // 始终置1
    .S(4'b1111)    // 选择进位路径
);

3.2 温度计码转换逻辑

进位链输出的64位"温度计码"需要转换为二进制值：

verilog复制always @(posedge sample_clk) begin
    for (i=0; i<TAP_BITS; i=i+1) begin
        if (tap_reg[i]) leading_edge <= i;
    end
    fine_time <= leading_edge * TAP_RESOLUTION;
end

4. 校准与精度优化

4.1 非线性校准流程

由于工艺偏差，各CARRY4段的延迟并不完全均匀。我们采用"游标法"进行校准：

1. 产生已知间隔的脉冲对（使用PLL生成）
2. 记录每个抽头点的测量偏差
3. 生成64点的校正LUT

实测校准数据示例（单位ps）：

4.2 动态补偿技术

通过监测芯片结温和供电电压，实时调整校准参数：

c复制// 温度补偿公式
corrected_time = raw_time 
               + lut_correction[tap_pos] 
               + temp_comp[curr_temp] 
               + voltage_comp[vccint];

5. 实测性能数据

在25°C环境温度下，使用方波信号源测试：

6. 应用实例：激光飞行时间测量

将TDC集成到激光测距系统中：

1. 激光发射瞬间触发START信号
2. 回波光子到达产生STOP信号
3. TDC测得时间间隔Δt
4. 距离 = (c × Δt)/2

关键优势：

• 42ps分辨率对应6.3mm的距离分辨率
• 比传统ADC方案降低80%功耗
• 全数字实现便于系统集成

7. 设计经验与避坑指南

1. 布局约束技巧：

tcl复制set_property LOC SLICE_X12Y120 [get_cells carry_chain[0]]
set_property BEL CARRY4 [get_cells carry_chain[0]/carry4_inst]

必须手动锁定进位链位置，防止工具自动布局导致测量偏差

2. 时序例外设置：

tcl复制set_false_path -through [get_pins carry_chain*/CO*]

避免工具优化"伪路径"影响延迟特性

3. 电源滤波建议：

• 每个Bank的VCCINT引脚添加10μF+0.1μF去耦
• 使用独立的LDO供电（如TPS7A4901）

这个设计最让我意外的是，通过精心校准后，价值30美元的XC7A35T可以实现媲美专业TDC芯片的性能。在实际部署中，建议每周进行一次背景校准以补偿老化效应，同时避免将FPGA放置在空气流动剧烈的环境中以减少温度波动影响。