1. 模型机组合部件实验概述
在数字电路课程中，模型机组合部件的实现是一个承上启下的关键实验环节。这个实验通常安排在基础逻辑门实验之后，为后续时序电路和完整模型机设计奠定基础。我最近刚带学生完成了HNU数电实验二的模型机组合部件实现，这里分享一些实操经验和避坑指南。
组合逻辑电路的特点是输出仅取决于当前输入状态，不包含存储元件。实验中需要实现的8重3-1多路复用器(MUX)是典型的组合电路应用，它在模型机中常用于数据通路的选择控制。通过这个实验，学生可以深入理解数据选择器的工作原理，掌握Verilog HDL的基本设计方法，并熟悉Quartus开发环境的使用流程。
提示：实验前务必复习组合逻辑的基本概念，特别是真值表、卡诺图化简和逻辑表达式转换等内容。这些基础知识会在调试阶段发挥重要作用。
2. 实验环境准备与工具选型
2.1 开发环境配置
实验推荐使用Intel Quartus Prime Lite Edition搭配ModelSim仿真工具。Quartus 18.1版本对教学实验支持较好，占用资源相对较少。安装时注意：
- 选择包含ModelSim Starter Edition的安装包
- 安装路径不要包含中文或空格
- 安装完成后检查USB-Blaster驱动是否正常识别
2.2 硬件平台选择
虽然实验可以通过纯仿真完成，但建议配合DE10-Lite开发板进行验证。这块板载有：
- MAX 10系列FPGA(10M50DAF484C7G)
- 8个LED指示灯
- 6个七段数码管
- 按键和拨码开关
对于多路复用器的验证，使用拨码开关作为输入，LED显示输出是最直观的方式。板载资源完全满足本实验需求。
2.3 代码管理建议
即使是简单的实验也推荐使用版本控制：
bash复制# 初始化Git仓库
mkdir mux_8x3to1 && cd mux_8x3to1
git init
# 创建标准目录结构
mkdir src sim doc
3. 8重3-1多路复用器设计实现
3.1 功能需求分析
实验要求设计一个8组3-1多路复用器，其功能规格如下：
- 每组MUX有3个数据输入线(D0,D1,D2)
- 2位选择信号(SEL)
- 1位输出线(OUT)
- 8组独立工作，共需24个数据输入端口
真值表如下：
| SEL[1] | SEL[0] | OUT |
|---|---|---|
| 0 | 0 | D0 |
| 0 | 1 | D1 |
| 1 | 0 | D2 |
| 1 | 1 | 高阻态 |
注意最后一行的"高阻态"是易错点，很多同学初期会忽略这个特殊状态的处理。
3.2 Verilog实现方案
方案一：行为级描述
verilog复制module mux_3to1(
input [2:0] D,
input [1:0] SEL,
output reg OUT
);
always @(*) begin
case(SEL)
2'b00: OUT = D[0];
2'b01: OUT = D[1];
2'b10: OUT = D[2];
2'b11: OUT = 1'bz; // 高阻态
endcase
end
endmodule
方案二：数据流描述
verilog复制module mux_3to1(
input [2:0] D,
input [1:0] SEL,
output OUT
);
assign OUT = (SEL == 2'b00) ? D[0] :
(SEL == 2'b01) ? D[1] :
(SEL == 2'b10) ? D[2] : 1'bz;
endmodule
经验分享：行为级描述更直观，适合教学演示；数据流描述综合效率更高。建议初学者先用行为级实现，理解后再尝试数据流方式。
3.3 顶层模块集成
实现8组独立的3-1 MUX需要实例化8次基本模块：
verilog复制module mux_8x3to1(
input [23:0] D, // 8组×3位=24位
input [15:0] SEL, // 8组×2位=16位
output [7:0] OUT // 8组输出
);
mux_3to1 mux0(.D(D[2:0]), .SEL(SEL[1:0]), .OUT(OUT[0]));
mux_3to1 mux1(.D(D[5:3]), .SEL(SEL[3:2]), .OUT(OUT[1]));
// 其余6组实例化类似...
mux_3to1 mux7(.D(D[23:21]), .SEL(SEL[15:14]), .OUT(OUT[7]));
endmodule
4. 功能验证与调试技巧
4.1 测试平台设计
完整的测试平台应该覆盖所有可能情况：
verilog复制`timescale 1ns/1ps
module tb_mux();
reg [23:0] D;
reg [15:0] SEL;
wire [7:0] OUT;
mux_8x3to1 uut(.D(D), .SEL(SEL), .OUT(OUT));
initial begin
// 测试组0
D[2:0] = 3'b101;
SEL[1:0] = 2'b00; #10; // OUT[0]应为1
SEL[1:0] = 2'b01; #10; // OUT[0]应为0
SEL[1:0] = 2'b10; #10; // OUT[0]应为1
SEL[1:0] = 2'b11; #10; // OUT[0]应为z
// 添加更多测试用例...
$stop;
end
endmodule
4.2 常见问题排查
-
输出始终为X(未知状态)
- 检查是否所有输入组合都在always块或assign语句中处理
- 确认没有组合逻辑环路
- 检查信号位宽是否匹配
-
高阻态无法正确显示
- ModelSim中需要设置显示格式：右键信号 → Radix → High Impedance
- 实际硬件中高阻态表现为悬空状态，可用电压表测量
-
时序违例警告
- 组合逻辑路径过长可能导致毛刺
- 解决方法：插入寄存器或优化逻辑结构
4.3 硬件验证技巧
在DE10-Lite开发板上验证时：
- 将SEL[1:0]连接到SW1-SW0
- D[2:0]连接到SW4-SW2
- OUT[0]连接到LEDR0
- 通过拨动开关观察LED变化
重要提示：硬件验证前务必进行充分仿真！错误的代码可能导致FPGA配置错误甚至硬件损坏。
5. 实验报告要点与评分标准
根据多年指导经验，实验报告应包含以下核心内容：
5.1 设计文档要求
- 完整Verilog代码（带注释）
- 功能仿真波形截图（标注关键测试点）
- 资源利用率报告（从Quartus编译结果获取）
- 真值表与状态转换图
5.2 常见扣分点
- 未处理高阻态情况（扣20%）
- 测试用例覆盖不全（扣15%）
- 代码风格不规范（缩进、命名等，扣10%）
- 报告分析不够深入（扣10%）
5.3 加分项实现建议
- 添加参数化设计（如使用parameter定义位宽）
- 实现级联式MUX扩展方案
- 对比不同实现方式的时序性能
- 进行功耗分析（从Quartus Power Analyzer获取数据）
6. 扩展思考与进阶方向
完成基础实验后，可以尝试以下扩展：
- 参数化设计：将MUX的组数和位宽改为参数，提高代码复用性
verilog复制module mux_Nx3to1 #(
parameter N = 8
)(
input [3*N-1:0] D,
input [2*N-1:0] SEL,
output [N-1:0] OUT
);
// 使用generate语句实例化N个MUX
endmodule
-
性能优化：比较case语句、if-else和三元运算符的综合结果差异
-
应用扩展：将MUX模块用于实现简单的ALU功能
实际操作中发现，很多学生在理解层次化设计概念时会遇到困难。建议在实验前先用框图方式画出模块连接关系，这样在编写Verilog时会更加清晰。另外，Quartus的RTL Viewer工具可以直观显示综合后的电路结构，是很好的学习辅助工具。