凯萨薇1. 数模混合集成电路中的2.4GHz小数分频锁相环技术概述
在现代无线通信系统中，2.4GHz频段因其全球通用性和良好的传播特性成为Wi-Fi、蓝牙等短距离通信技术的首选频段。锁相环(PLL)作为频率合成的核心模块，其性能直接决定了通信系统的质量。传统整数分频PLL由于频率分辨率受限，难以满足现代通信系统对精细频率步进的需求，而基于Σ-Δ调制的小数分频技术则完美解决了这一矛盾。
华南理工大学提出的这种新型PLL架构，通过创新的Σ-Δ调制器设计，在保持低相位噪声的同时实现了高分辨率频率合成。该设计采用吞脉冲式可编程分频器结构，包含高速8/9预分频器、可编程M计数器、可编程A计数器等关键模块，通过数字方式精确控制分频比的小数部分，使得输出频率可以以极小的步进变化。
关键突破：相比传统设计，该方案通过增加误差反馈调制器(EFM)和线性反馈移位寄存器(LFSR)，在不恶化低频噪声特性的前提下，显著延长了Σ-Δ调制器输出序列的周期长度，有效抑制了小数杂散。
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2. 系统架构与关键模块设计
2.1 整体架构解析
该小数分频PLL采用典型的电荷泵型结构，但分频器部分采用了创新的数字实现方式。系统主要由以下模块构成：
- 鉴相器(PFD)和电荷泵(CP)：检测参考时钟与反馈时钟的相位差
- 环路滤波器(LPF)：将CP输出电流转换为控制电压
- 压控振荡器(VCO)：产生2.4GHz高频信号
- 分频器链：包含8/9预分频器、M计数器、A计数器和Σ-Δ调制器
分频器的工作流程为：VCO输出信号首先经过8/9预分频器降频，然后由M计数器进行整数分频，同时A计数器在每M周期内控制预分频器临时切换为8分频模式，通过精确控制A值实现小数分频效果。
2.2 吞脉冲分频器设计细节
吞脉冲分频器的核心在于精确控制分频比N的瞬时值，其数学表达式为：
N = 8×(M+1) + 9×(A-M) = 8M + A
其中：
- M为n位可编程计数器值（范围1～2ⁿ-1）
- A为m位可编程计数器值（范围0～2ᵐ-1）
- 必须满足A ≤ M的约束条件
实际实现时，系统采用三级流水线结构确保高速操作：
- 预分频器工作在2.4GHz时钟域
- M/A计数器工作在300MHz(2.4GHz/8)时钟域
- Σ-Δ调制器工作在分频后时钟域