1. FPGA内嵌CAN控制器设计背景
在工业控制、汽车电子等领域，CAN总线因其高可靠性和实时性被广泛应用。传统方案通常采用独立CAN控制器芯片（如SJA1000）搭配微控制器实现，但这种架构存在PCB面积大、布线复杂、成本高等问题。通过FPGA实现CAN控制器可显著优化系统设计：
- 面积节省：将CAN控制器逻辑集成到FPGA内部，省去独立芯片及其外围电路
- 灵活性提升：波特率、滤波规则等参数可通过寄存器动态配置
- 成本降低：减少BOM器件数量，简化供应链管理
- 性能优化：FPGA并行特性可提高实时性，减少MCU中断负担
我曾在汽车ECU开发项目中采用这种方案，成功将PCB尺寸缩小40%，同时实现了纳秒级的时间同步精度。下面将详细解析这个经过实际验证的Verilog实现方案。
2. 系统架构设计解析
2.1 整体模块划分
本设计采用分层模块化架构，各功能模块通过标准接口互联。顶层结构如下图所示（注：此处应为模块框图，实际实现中通过Verilog模块实例化实现）：
code复制CAN_TOP (顶层)
├── CAN_CORE (协议逻辑)
│ ├── CAN_BTL (位时序逻辑)
│ ├── CAN_ACF (验收滤波)
│ ├── CAN_CRC (校验计算)
│ └── CAN_FSM (主状态机)
├── CAN_REG (寄存器组)
├── CAN_FIFO (双缓冲)
└── CAN_IF (用户接口)
2.2 关键接口信号
-
用户侧接口：
verilog复制input clk, rst_n; // 系统时钟(50MHz)和复位 input [7:0] addr; // 寄存器地址 input [7:0] data_in; // 写入数据 output [7:0] data_out; // 读取数据 input wr_en, rd_en; // 读写使能 output irq; // 中断输出 -
物理层接口：
verilog复制output tx; // 发送数据到收发器 input rx; // 接收来自收发器的数据
2.3 时钟域处理
由于CAN总线波特率（典型值500kbps）远低于FPGA系统时钟（50MHz），设计中采用时钟使能信号进行跨时钟域同步：
verilog复制// 波特率分频示例（500kbps @ 50MHz）
reg [5:0] baud_cnt;
wire baud_en = (baud_cnt == 6'd99); // 100分频
always @(posedge clk) begin
baud_cnt <= baud_en ? 6'd0 : baud_cnt + 1;
end
重要提示：实际工程中应使用参数化设计，便于不同时钟频率下的移植。
3. CAN协议核心实现
3.1 位时序逻辑详解
CAN协议对位时序有严格要求，本设计通过可配置寄存器实现灵活调整：
verilog复制// 位时序寄存器定义
reg [3:0] TSEG1; // 时间段1 (4-16)
reg [2:0] TSEG2; // 时间段2 (2-8)
reg [1:0] SJW; // 同步跳转宽度(1-4)
reg [5:0] BRP; // 波特率预分频(1-64)
采样点计算公式：
code复制采样点 = (1 + TSEG1) / (1 + TSEG1 + TSEG2)
典型配置示例（500kbps，采样点75%）：
verilog复制TSEG1 = 4'd13; // 时间段1=14个Tq
TSEG2 = 3'd4; // 时间段2=5个Tq
BRP = 6'd9; // 预分频=10 (50MHz/(10*(14+5+1))=500kbps)
3.2 帧格式处理
支持标准帧（11位ID）和扩展帧（29位ID），通过IDE位自动识别：
verilog复制// 帧头解析逻辑
case(state)
IDLE: if(!rx) begin // 检测SOF
bit_cnt <= 0;
state <= ARBITRATION;
end
ARBITRATION: begin
id_reg[bit_cnt] <= rx;
if(bit_cnt == (ide?28:10)) state <= CTRL;
bit_cnt <= bit_cnt + 1;
end
// ...其他状态处理
endcase
3.3 CRC校验实现
采用15位CRC多项式：x^15 + x^14 + x^10 + x^8 + x^7 + x^4 + x^3 + 1
verilog复制always @(posedge clk) begin
if(crc_en) begin
crc[14:0] <= {crc[13:0],1'b0} ^
({15{crc[14]^bit_in}} & 15'h4599);
end
end
4. 验证与调试
4.1 Testbench设计要点
提供的测试平台包含以下关键组件：
verilog复制// 总线行为模型
can_phy_model phy (
.tx(can_tx),
.rx(can_rx),
.err_mode(err_mode)
);
// 随机帧生成器
can_frame_gen gen (
.frame_type(frame_type),
.id(id_val),
.data(data_arr),
.start(start_gen)
);
// 监测器
can_monitor mon (
.rx_data(mon_data),
.rx_valid(mon_valid)
);
典型测试场景：
- 单节点自回环测试
- 多节点仲裁测试
- 错误帧注入测试
- 极限负载压力测试
4.2 实际硬件调试技巧
在电路板验证阶段，我曾遇到以下典型问题及解决方案：
问题1：总线持续显性
- 检查收发器电源和使能信号
- 确认FPGA的TX引脚未持续输出低电平
- 用示波器测量CANH-CANL差分电压
问题2：CRC校验失败
- 确认位时序配置与实际波特率匹配
- 检查采样点位置是否在总线信号稳定区
- 验证CRC多项式实现是否正确
问题3：无法进入错误被动状态
- 检查错误计数器递增逻辑
- 确认总线错误是否被正确检测
- 验证错误状态机转换条件
5. 工程移植指南
5.1 Altera Quartus工程
- 创建新工程，选择目标器件（如EP4CE10）
- 添加所有Verilog源文件
- 设置顶层模块为can_top
- 分配引脚约束（示例）：
code复制set_location_assignment PIN_E1 -to clk set_location_assignment PIN_M1 -to can_tx - 编译并生成sof文件
5.2 Xilinx ISE工程
- 新建工程，选择器件系列（如Spartan-6）
- 添加源文件时注意：
- 设置can_top为顶层模块
- 添加UCF约束文件
- 实现后生成bit文件
移植注意：不同厂商FPGA的全局复位策略可能不同，需调整复位逻辑。
6. 性能优化建议
根据实际项目经验，提供以下优化方向：
-
资源优化：
- 使用寄存器而非Block RAM实现FIFO（深度<64时）
- 共享CRC计算单元用于收发路径
- 优化状态机编码（One-Hot vs Binary）
-
时序优化：
- 对位时序关键路径添加流水线
- 约束关键信号到快速布线资源
- 使用IO寄存器缓冲收发信号
-
功能扩展：
- 添加时间戳功能
- 支持FD模式（需升级协议逻辑）
- 增加DMA接口提升吞吐量
7. 应用案例分享
在某工业PLC项目中，我们采用此方案实现了：
- 16个CAN节点通过FPGA集成
- 硬件级时间同步（抖动<100ns）
- 自定义ID过滤规则提升效率
- 错误帧自动重传机制
实测性能：
- 持续吞吐量：450kbps（500kbps波特率）
- 中断响应延迟：<2μs
- 资源占用：1200LEs（Cyclone IV）
8. 常见问题解答
Q1：如何修改波特率？
A：通过总线时序寄存器配置：
- 计算所需BRP、TSEG1、TSEG2值
- 写入对应寄存器（地址0x18-0x19）
- 确保所有节点配置一致
Q2：为什么接收不到特定ID的帧？
A：检查验收滤波器设置：
- 确认ACR（验收代码寄存器）值
- 检查AMR（验收屏蔽寄存器）配置
- 验证滤波器模式（单/双滤波器）
Q3：如何诊断总线关闭状态？
A：按以下步骤处理：
- 读取错误代码寄存器（0x0C）
- 检查TX错误计数器值
- 等待自动恢复或手动复位
- 分析总线负载和错误源
9. 开发资源推荐
-
参考文档：
- CAN 2.0B协议规范
- SJA1000数据手册（寄存器参考）
- FPGA厂商的时序约束指南
-
调试工具：
- PCAN-USB分析仪
- Saleae逻辑分析仪
- SignalTap逻辑分析仪（Quartus内置）
-
进阶学习：
- CAN FD协议扩展
- 安全机制（如CAN加密）
- 高可用性设计（冗余总线）
通过这个项目，我深刻体会到FPGA实现CAN控制器的优势。相比传统方案，它不仅节省了宝贵的电路板面积，还提供了���大的设计灵活性。在最近的一个汽车电子项目中，我们甚至利用FPGA的并行特性，在同一个器件中实现了4个独立的CAN通道，这在传统架构中是难以想象的。