SMIC 180nm工艺10位20MHz SAR ADC设计解析-嵌云网-嵌入式AI开发资源站

SMIC 180nm工艺10位20MHz SAR ADC设计解析

愤怒的不死鸟

1. 项目背景与核心价值

在混合信号集成电路设计中，SAR ADC（逐次逼近型模数转换器）因其结构简单、功耗低的特点，一直是中低速高精度应用的首选方案。这次我们要拆解的是一款基于SMIC 180nm工艺设计的10位20MHz SAR ADC，这个规格在工业传感器接口、便携式医疗设备等领域有着广泛需求。

我去年参与过一个生物电信号采集项目，当时客户对ADC的要求就是10位精度、20MHz采样率，同时要求芯片面积控制在0.5mm²以内。SMIC 180nm工艺恰好能在性能、成本和面积之间取得平衡——更先进的工艺虽然速度更快，但成本会指数级上升；而更老的工艺又难以满足20MHz的采样率要求。这个设计案例完美展示了如何在成熟工艺节点上实现性能优化。

2. 架构设计与关键模块解析

2.1 整体架构拓扑

这款SAR ADC采用经典的电荷重分配型结构，主要由五大模块构成：

采样保持电路（S/H）
电容阵列DAC
比较器
SAR逻辑控制
时钟生成电路

在180nm工艺下，我们特别采用了分段电容阵列结构（通常分为5+5或4+6），相比二进制权重阵列可以节省约35%的面积。这里有个设计细节：单位电容取值需要仔细计算，我们通过蒙特卡洛仿真最终确定使用20fF的单位电容，这样在保证匹配精度的同时，KT/C噪声也能控制在LSB/2以下。

2.2 采样保持电路设计

采样开关选用传输门结构（TG），关键点在于：

采用自举开关技术提升线性度
开关尺寸W/L=2μm/0.18μm（折中考虑导通电阻与电荷注入）
添加dummy开关抵消时钟馈通效应

重要提示：在180nm工艺下，栅氧击穿电压约3.3V，设计自举电路时要确保所有MOS管都工作在安全区。我们通过在自举电容后添加限幅二极管来解决这个问题。

2.3 电容阵列实现细节

电容阵列采用温度计码+二进制混合编码方式：

高5位使用温度计码（31个单位电容）
低5位使用二进制权重（1-2-4-8-16）
单位电容金属-绝缘层-金属（MIM）结构

布局时采用共质心匹配技术，并添加dummy电容环绕。特别要注意的是，在版图阶段需要：

保持所有电容单元相同朝向
使用对称的金属走线
添加屏蔽层防止衬底噪声耦合

3. 关键电路设计与仿真

3.1 比较器设计

采用两级动态比较器结构：

第一级：预放大器（增益约20dB）
第二级：锁存器
总功耗控制在300μA以内

比较器的失调电压会直接影响ADC的DNL特性。我们通过以下方法优化：

增大输入对管面积（W/L=10μm/0.5μm）
采用交叉耦合负载
添加失调校准电容（可编程范围±20mV）

3.2 SAR逻辑时序优化

SAR逻辑采用异步时钟方案，关键时序参数：

采样相位：5ns
比较时间：3ns
电容切换建立时间：7ns
总转换周期：50ns（对应20MHz）

使用VerilogA建模时特别注意：

verilog复制// 异步时钟生成模型
@(initial_step) begin
    clk_samp = 1;
    #5ns clk_samp = 0;
end

@(cross(V(comp_out), +1)) begin
    if (bit_counter < 10) begin
        #3ns clk_comp = 1;
        #1ns clk_comp = 0;
    end
end

3.3 电源噪声抑制技术

在180nm工艺下，我们采用了这些抗干扰设计：

分离模拟/数字电源（AVDD/DVDD）
添加深N阱隔离敏感电路
使用片上RC滤波（R=50Ω, C=20pF）
时钟走线采用差分屏蔽

实测数据显示，这些措施能将电源噪声引起的性能退化降低约12dB。

4. 仿真验证与结果分析

4.1 静态特性测试

采用码密度测试法，在Cadence环境下仿真得到：

INL：±0.8LSB
DNL：±0.5LSB
有效位数（ENOB）：9.7位

这里有个仿真技巧：跑蒙特卡洛仿真时，建议设置：

工艺角：tt/ss/ff
温度范围：-40℃~125℃
样本数：≥100次

4.2 动态性能验证

输入10.1MHz正弦波，采样率20MHz时：

SNDR：59.2dB
SFDR：68dB
功耗：1.8mW
FOM：45fJ/conv-step

注意：测试动态性能时，信号频率要选择与采样率互质的值（如本例20MHz×0.505=10.1MHz），避免频谱泄露导致测试不准。

4.3 工艺角分析

最坏情况出现在ss corner、125℃时：

采样率降至16MHz
ENOB下降至9.3位
功耗增加至2.4mW

这表明在高温环境下需要适当降低采样率以保证性能。

5. 版图设计与后仿注意事项

5.1 匹配器件布局

电容阵列采用以下布局策略：

高5位温度计码部分：8×4矩阵排列
低5位二进制部分：对称二叉树结构
添加dummy电容环绕
所有单元保持相同金属层次

5.2 信号走线规范

敏感信号线（如比较器输入）遵循：

最短路径原则
避免与数字线平行走线
两侧添加接地屏蔽
线宽≥0.5μm（降低电阻影响）

5.3 后仿真的关键差异

前仿与后仿的主要性能差异通常来自：

寄生RC导致的建立时间增加（约15%）
衬底噪声耦合使SFDR降低3~5dB
电源网络IR drop引起DNL恶化

建议后仿时重点关注：

建立时间余量（建议>1ns）
电源网络压降（<5%VDD）
时钟抖动（<50ps）

6. 实测问题排查实录

6.1 常见失效模式

在实际流片测试中，我们遇到过这些典型问题：

启动失败：通常是复位信号异常，添加上电复位延时电路解决
码字缺失：电容阵列开关时序不匹配，调整SAR逻辑时钟相位
高温下性能下降：优化比较器偏置电路的温度补偿

6.2 测试设备配置建议

进行芯片测试时需要：

使用低噪声电源（如电池供电）
信号源添加抗混叠滤波器（截止频率≥30MHz）
示波器带宽≥100MHz
保持良好接地（使用接地环）

6.3 性能优化技巧

根据实测数据，这些调整能提升性能：

比较器尾电流微调：±10%范围内优化噪声性能
电容阵列开关驱动强度：调整使建立时间最短
时钟占空比：50%±5%时性能最佳

我在第二次改版时，通过优化比较器偏置电压，成功将高温下的ENOB从9.1位提升到9.4位，这个经验说明：在SAR ADC设计中，比较器的温度稳定性往往比绝对精度更重要。