电源抑制比(PSRR)仿真与Cadence PSS+PXF实战指南

1. 电源抑制比（PSRR）仿真基础解析

电源抑制比（Power Supply Rejection Ratio）是衡量电路抵抗电源噪声能力的关键指标。简单来说，它表示电源电压变化对电路输出的影响程度。在模拟和混合信号电路设计中，PSRR性能直接影响系统的稳定性和噪声特性。

1.1 PSRR的工程意义

在实际电路系统中，电源网络从来都不是理想的。数字电路的开关噪声、电源转换器的纹波、PCB走线的耦合干扰等都会在电源线上产生噪声。这些噪声如果耦合到敏感电路节点，轻则导致信号质量下降，重则引发系统功能异常。

以我们常见的16分频器为例，当电源噪声频率接近6.25MHz（100MHz时钟的16分频）时，如果PSRR不足，会导致时钟抖动显著增加。我在一次实际项目测量中发现，当PSRR在关键频点降低20dB时，系统时序裕量会缩减近30%。

1.2 传统PSRR测量方法的局限

很多工程师习惯使用SPICE的.AC分析来测量PSRR，这种方法对于静态工作点附近的低频分析确实有效。但对于像VCO这样的动态电路，.AC分析会完全失效——因为它无法捕捉周期性稳态下的非线性行为。

我曾经对比过同一VCO电路的两种仿真结果：

• .AC分析显示的PSRR曲线非常"漂亮"，在整个频段都优于-40dB
• pss+pxf仿真则揭示出在250MHz附近存在明显的PSRR恶化点（-15dB）

实际测试结果与pss+pxf仿真高度吻合，这验证了周期性稳态分析的必要性。

2. Cadence PSS+PXF仿真方法详解

2.1 仿真流程概述

完整的PSRR仿真包含三个关键步骤：

1. 周期性稳态分析（PSS）：建立电路的周期性工作点
2. 周期性小信号分析（PXF）：在稳态基础上进行扫频
3. 后处理计算：将仿真结果转换为PSRR曲线

这种方法的优势在于：

• 准确反映电路在实际工作状态下的特性
• 能够处理强非线性电路（如振荡器、分频器）
• 可以同时分析电源和衬底噪声的影响

2.2 PSS设置要点

对于16分频器案例，PSS配置需要特别注意：

bash复制pss::fund "Vin" 100M   # 输入时钟100MHz
pss::harms 32          # 覆盖16分频后的谐波
pss::errpreset=moderate
pss::autostop=yes

这里有几个经验参数：

• harms数至少是分频比的2倍（16分频→32次谐波）
• errpreset建议先用moderate，遇到收敛问题再调
• autostop=yes可以自动判断稳态建立

我曾经在一个复杂分频器案例中，将harms从32增加到64后，在高频段发现了额外的PSRR恶化点——这是因为高阶谐波影响了开关晶体管的导通特性。

2.3 PXF配置技巧

PSS完成后，PXF的设置直接影响结果准确性：

bash复制pxf::sweep 1k 100M 101 
pxf::input VDD! 
pxf::output CLKOUT

关键注意事项：

1. 扫频范围要足够宽：对于分频器，至少覆盖分频频率的3倍
2. 输入扰动源要明确：通常选择VDD，但衬底噪声分析需要添加subs节点
3. 输出节点选择要合理：选择最能反映电路性能的关键节点

3. 分频器PSRR仿真实战

3.1 16分频器电路特性

16分频器虽然结构简单，但其PSRR特性却非常值得关注。由于分频操作本质上是周期性的时序控制，电源噪声会通过两种机制影响输出：

1. 直接调制：电源噪声改变开关阈值，导致分频沿移动
2. 间接耦合：通过寄生参数影响内部节点电压

在实际版图中，我测量到分频器在6.25MHz处的PSRR典型值为-25dB到-30dB。这意味着如果电源上有10mV的噪声，将导致输出产生约30-50mV的抖动。

3.2 关键仿真参数选择

分频器仿真中最容易出错的参数是harms数设置。根据Nyquist采样定理，要准确重建分频信号，至少需要：

code复制harms ≥ 2 × (分频比 + 1)

对于16分频器，理论最小harms为34，实际建议取40以上以获得更平滑的曲线。

另一个重要参数是tstab（稳定时间）。我的经验法则是：

code复制tstab ≥ 5 × 最大时间常数

对于典型的分频器电路，20ns的稳定时间通常足够。但在深亚微米工艺下，由于寄生RC更大，可能需要增加到50ns。

3.3 结果分析与优化

仿真完成后，在WaveView中可以通过以下公式计算PSRR：

code复制20*log10(Vout/Vdd)

常见的PSRR曲线特征包括：

• 在分频频率处出现凹陷（如6.25MHz）
• 高频段滚降特性
• 特定频点的谐振峰

针对PSRR不足的问题，我总结了几种有效的改善措施：

1. 增加电源去耦电容：在关键频点附近形成低阻抗路径
2. 优化版图布局：减小敏感节点与电源网络的寄生耦合
3. 采用差分结构：提高共模抑制能力

4. 环形VCO的PSRR仿真挑战

4.1 振荡器的特殊考量

250MHz环形VCO的PSRR仿真比数字电路复杂得多，主要原因在于：

1. 工作点随时间连续变化
2. 噪声调制机制复杂（AM/FM效应）
3. 对寄生参数极其敏感

PSS配置需要特别注意oscillator模式：

bash复制pss::oscillator 
pss::fund=250M harms=20
pss::tstab=20n          
pss::maxacfreq=5G

4.2 收敛性问题解决

VCO仿真最常见的困难是收敛问题。根据我的经验，可以按以下顺序调试：

1. 先增加tstab（如从20n→50n）
2. 调整errpreset（conservative→moderate）
3. 检查初始条件设置
4. 最后才考虑修改精度设置

特别提醒：maxacfreq不能设得太低，否则会截断高频谐波，导致PSRR曲线在高频段失真。一般建议设为振荡频率的10倍以上。

4.3 衬底噪声耦合分析

VCO对衬底噪声特别敏感，因为：

1. 振荡节点通常具有较大的电压摆幅
2. 衬底接触形成的寄生PN结会引入非线性耦合
3. 低频噪声会通过1/f效应影响相位噪声

在pxf中增加衬底节点作为扰动源：

bash复制pxf::input VDD! subs

我曾经遇到一个典型案例：1MHz处出现异常的PSRR凹陷（-10dB）。经过分析发现是衬底接触离振荡节点太近（仅2μm），通过优化版图间距解决了这个问题。

5. 高级技巧与实战经验

5.1 扫频策略优化

合理的扫频设置可以大幅提高效率：

1. 先做粗略扫频（如10点/十倍频程）定位问题频段
2. 在关键区域进行精细扫频（如100点/十倍频程）
3. 对数扫频比线性扫频更能捕捉特征

对于VCO电路，我建议的扫频范围是：

• 低频段：10kHz～1MHz（关注1/f噪声）
• 中频段：1MHz～振荡频率
• 高频段：振荡频率～2倍振荡频率

5.2 多扰动源分析

实际系统中，噪声可能来自多个路径。可以设置多个扰动源进行联合分析：

bash复制pxf::input VDD! VSS subs

通过比较各输入源的传递函数，可以识别主导的噪声耦合路径。在一次存储器接口电路调试中，我发现VSS噪声的影响甚至超过了VDD噪声——这是因为衬底电位波动通过体效应直接影响MOS管阈值。

5.3 工艺角分析

PSRR对工艺波动非常敏感，必须进行多角仿真：

1. 典型情况（TT）
2. 快速角（FF）
3. 慢速角（SS）
4. 极端温度条件

我的项目经验表明，在FF角下PSRR通常最差，可能比TT角恶化5-10dB。因此芯片设计时要留足够的裕量。

6. 常见问题排查指南

6.1 仿真不收敛问题

现象：PSS无法达到稳态
解决方法：

1. 增加tstab时间（每次翻倍尝试）
2. 检查初始条件是否合理
3. 尝试不同的engine（如shooting改为harmonic balance）
4. 简化电路模型（如先去掉部分寄生参数）

6.2 曲线异常问题

现象：PSRR曲线出现非物理的突变或振荡
可能原因：

1. harms数不足（增加harms）
2. maxacfreq太低（提高到5G以上）
3. 扫频点数太少（增加到100点以上）

6.3 结果与实测不符

现象：仿真结果与实验室测量差异大
排查步骤：

1. 确认模型准确性（特别是寄生参数）
2. 检查测试条件是否匹配
3. 验证探头和测试夹具的影响
4. 考虑封装和PCB的寄生效应

在一次高速SerDes项目中，我们发现仿真与实测PSRR相差15dB，最终发现是封装电感模型不准确导致的。更新模型后，误差缩小到3dB以内。

7. 工程实践建议

1. 早期验证：在架构设计阶段就进行PSRR预估，避免后期大改
2. 模块化分析：先分析各子模块PSRR，再评估系统级表现
3. 裕量设计：按仿真结果加10-20dB的design margin
4. 协同优化：结合电源完整性分析和信号完整性分析

根据我的项目经验，良好的PSRR设计可以使系统相位噪声改善10-15dBc/Hz，这对于高频应用尤为关键。特别是在多电源域系统中，PSRR分析应该成为标准设计流程的一部分。