ARM940T AHB Wrapper架构与状态机设计解析

1. ARM940T AHB Wrapper架构解析

ARM940T作为经典的ARM9系列处理器，其总线接口设计体现了早期嵌入式系统向高性能总线架构过渡的典型方案。AHB Wrapper本质上是一个协议转换桥接器，负责将处理器原生的ASB（ARM System Bus）协议转换为更先进的AHB（Advanced High-performance Bus）协议。这种设计允许保留成熟的处理器核心架构，同时享受AHB总线带来的性能优势。

从架构上看，Wrapper由五个关键模块构成：

• A940T：顶层集成模块，实例化处理器核心和Wrapper
• A940TWrap：主从组件容器，负责时钟域处理
• A940TWrapSM：核心状态机，实现ASB到伪AHB的转换
• A940TWrapMast：将伪AHB转换为完整AHB协议
• A940TWrapTest：测试接口状态机

实际工程中常见的设计误区是直接修改处理器核心的总线接口，这种侵入式改造会引入不可控的风险。Wrapper方案通过隔离层实现协议转换，是更稳健的选择。

2. 主状态机深度剖析

2.1 状态转移逻辑

主状态机采用经典的Moore型设计，其状态转移图（如图5-2所示）揭示了ASB到AHB协议转换的核心逻辑。状态机的设计特点包括：

1. IDLE状态：总线空闲基准状态，对应HTRANSM[1:0]=00。当检测到ASB总线上的BTRAN[1:0]信号变化时，根据操作类型跳转到READ_START或WRITE_START。

2. 突发传输处理：

   • READ_BURST/WRITE_BURST：处理4拍突发传输（cache linefill/write buffer flush）
   • READ_SEQ/WRITE_SEQ：处理不定长突发传输
   • BUSY状态：插入等待周期而不丢失突发连续性

3. SWP指令特殊处理：

   • LOCK_STALL状态专为SWP指令设计
   • 需要先保持HLOCKM一个周期
   • 总共需要3个额外等待周期（读2拍+写1拍）

verilog复制// 典型状态机Verilog实现片段
always @(posedge HCLK) begin
    case(CurrentState)
        IDLE: if(BTRAN[1]) NextState <= WRITE_START;
              else if(BTRAN[0]) NextState <= READ_START;
        
        READ_START: if(CacheLineFill) NextState <= READ_BURST;
                    else NextState <= READ_SEQ;
        
        WRITE_BURST: if(BurstCount == 3) NextState <= LAST_DATA;
                    else NextState <= WRITE_BURST;
    endcase
end

2.2 等待周期插入策略

Wrapper对等待周期的处理体现了总线协议转换的精妙之处：

这种设计确保了：

1. 突发传输的连续性不被破坏
2. 处理器核心看到的等待周期与AHB总线实际状态匹配
3. 关键操作（如SWP）得到足够的时序余量

3. 地址生成与错误处理机制

3.1 双路径地址生成

Wrapper采用双地址源设计来应对协议时序差异：

1. 寄存器直通路径：缓存处理器发出的原始地址

   • 用于单次传输和非连续突发
   • 在BCLK下降沿采样BA[31:0]

2. 本地递增路径：由Wrapper内部地址计数器生成

   • 用于突发传输中的连续地址
   • 每个HCLK上升沿自动+4（32位字对齐）
   • 与AHB总线时序严格同步

地址切换逻辑遵循以下原则：

• 突发传输中若ASB和AHB同时有效，使用递增地址
• 其他情况使用寄存器缓存地址
• 地址切换通过多路选择器实现，关键路径需满足HCLK时序

3.2 错误响应处理

AHB的HRESPM[1:0]信号通过以下规则映射到ASB的BERROR：

实际调试中发现，错误响应处理必须与HPROTM[3:0]的缓存属性严格配合。错误响应在非缓存非缓冲区域才有效，这是许多开发者容易忽视的细节。

4. 控制信号转换逻辑

4.1 信号映射表

AHB控制信号与ASB信号的转换关系如下：

4.2 缓存属性动态生成

HPROTM[3:2]的生成具有动态特性：

• bit3（缓存）：仅当4拍读突发（cache linefill）时为1
• bit2（缓冲）：仅当4拍写突发（write buffer flush）时为1

这种设计带来两个工程限制：

1. 短于4拍的写缓冲刷新无法标记为缓冲
2. BPROT[1:0]（特权/用户、数据/指令）在时钟周期后期才稳定

verilog复制// HPROTM生成逻辑示例
assign HPROTM[3] = (CurrentState==READ_BURST) ? 1'b1 : 1'b0;
assign HPROTM[2] = (CurrentState==WRITE_BURST && BurstCount==3) ? 1'b1 : 1'b0;
assign HPROTM[1:0] = BPROT[1:0]; // 直接映射但时序较晚

5. 主从模式实现细节

5.1 主模式（A940TWrapMast）

主模式的核心功能是将伪AHB转换为完整AHB协议，关键设计包括：

1. 保持寄存器组：

   • 存储因SPLIT/RETRY或总线丢失而中断的传输
   • 包含地址、数据、控制信号的全套备份
   • 通过HoldSel信号控制恢复流程

2. 突发重建逻辑：

   • 剩余传输数不确定时强制使用INCR突发类型
   • 完整INCR4突发保留原始突发信息
   • 确保重建后的传输符合AHB协议时序

5.2 测试从模式（A940TWrapTest）

测试接口状态机包含7个主要状态：

1. MASTER_MODE：默认状态，ASB总线授予处理器
2. TEST_RESET：保持8个周期的复位状态
3. TEST_WRITE：处理测试写入操作
4. TEST_READ：处理测试读取操作
5. TURNAROUND：读写转换间隔周期
6. TEST_IDLEx：测试间隔等待状态
7. EXIT_TEST：返回主模式过渡状态

测试模式设计中的关键点是所有TIC（Test Interface Controller）向量必须以写操作开始，这是ARM调试架构的硬性要求。

6. 非标准设计实践

6.1 时钟门控技术

Wrapper中采用两种特殊时钟处理方式：

1. 反相时钟生成：

   • 通过专用时钟反相器（uHCLKn）产生HCLKn
   • 用于BnRES解除复位、AGNTarm生成等时序关键路径
   • 避免使用下降沿触发器带来的库兼容性问题

2. 时钟或门：

   • 实例化uBWELEnable或门
   • 控制BWAIT/BERROR/BLAST的三态使能
   • 综合时需要设置时钟树停止点

6.2 透明锁存器应用

iTRANLAT锁存器的设计考量：

• 在BCLK高电平期间保持BTRAN[1]值
• 解决ASB总线三态期间的信号保持问题
• 采用无置位/复位的基本锁存器结构
• 综合时需单独处理并设置dont_touch属性

6.3 三态总线处理

需要添加Buskeeper的信号列表：

• 数据总线（BD[31:0]）
• 控制总线（BWAIT, BLAST, BERROR）
• 地址/属性总线（BA, BPROT, BSIZE等）

工程实践建议：

1. 在物理设计阶段明确指定Buskeeper约束
2. 三态使能信号需严格满足建立/保持时间
3. 布局时确保Buskeeper靠近接收端

7. 实际应用经验

7.1 性能优化技巧

1. 关键路径优化：

   • 将地址生成逻辑拆分为两个时钟周期
   • 使用HCLKn采样时序紧张的信号（如BPROT）
   • 对状态机输出进行寄存器流水

2. 面积优化：

   • 共享部分保持寄存器存储
   • 使用门控时钟降低动态功耗
   • 优化三态使能逻辑的译码电路

7.2 典型问题排查

1. SWP指令超时：

   • 检查LOCK_STALL状态持续时间
   • 验证HLOCKM与HGRANTM的时序关系
   • 确保总共3个额外等待周期

2. 突发传输中断：

   • 检查HoldSel信号的生成逻辑
   • 验证保持寄存器的完整性
   • 监控HBURSTM在重建时的值

3. 测试模式无法进入：

   • 确认第一个访问是写操作
   • 检查TEST_RESET的8周期计数
   • 验证HREADYOUTS的时序

在采用0.18μm工艺的实测案例中，完整Wrapper的面积约为处理器核心的15%，在100MHz时钟下功耗占比约8%。状态机的设计使得ASB到AHB的转换效率达到理论带宽的92%，显著优于传统的桥接方案。