1. 项目概述：为什么要从零手写CPU？
作为一名工科研究生，我发现自己长期陷入"调包侠"的困境——做项目时只会调用现成的库函数，或者依赖AI生成代码，对计算机最核心的CPU工作原理却一知半解。这种知其然不知其所以然的状态让我深感不安，于是决定挑战自己，从最底层开始基于FPGA实现一个完整的CPU。
选择RV32I架构作为起点，是因为它作为RISC-V指令集的基础整数子集，具有极简的设计哲学：仅有40条基础指令、6种统一指令格式、32个通用寄存器。这种精简性使得它成为学习CPU设计的理想模型，相比x86或ARM架构，实现难度降低了一个数量级。
FPGA（现场可编程门阵列）则是实现这个项目的完美载体。它本质上是一块"数字电路的橡皮泥"，我们可以通过硬件描述语言（如Verilog）自由定义其中逻辑门和寄存器的连接方式，从而构建出定制化的处理器。这种可重构特性让我们能在实验室环境中，用几百元的开发板就能完成传统需要流片数百万美元才能实现的芯片设计。
2. RV32I架构深度解析
2.1 指令集设计哲学
RV32I的精妙之处在于它的正交性设计——所有指令的操作数地位平等，没有特殊限制。例如，任何通用寄存器都可以用作源操作数或目标操作数，这与ARM架构中某些指令只能使用特定寄存器形成鲜明对比。这种设计带来三个显著优势：
-
译码逻辑简化：指令格式只有6种固定类型（R/I/S/B/U/J型），每种类型的字段位置固定，使得指令解码器可以用简单的组合逻辑实现。
-
流水线效率提升：规整的指令格式避免了复杂指令对流水线的阻塞，五级流水线（取指、译码、执行、访存、写回）可以保持高效运转。
-
扩展性强：所有扩展指令集（如乘法扩展M、原子操作扩展A）都建立在RV32I的基础上，保持相同的设计哲学。
2.2 寄存器文件设计细节
RV32I的32个通用寄存器（x0-x31）中，x0被硬连线为常数0，这个设计看似简单却蕴含深意：
-
零寄存器妙用：提供了一种高效的立即数加载方式。例如
addi x5, x0, 100等效于直接给x5赋值100，比专门的加载立即数指令更节省硬件资源。 -
简化逻辑电路：任何向x0的写入操作都会被静默丢弃，这意味着寄存器文件可以省去对x0的写使能逻辑。
寄存器使用约定（Calling Convention）是RV32I的另一个重要方面：
| 寄存器 | 别名 | 保存责任 | 典型用途 |
|---|---|---|---|
| x1 | ra | 调用者 | 存储返回地址 |
| x2 | sp | 被调用者 | 栈指针 |
| x5-x7 | t0-t2 | 调用者 | 临时变量 |
| x8-x9 | s0-s1 | 被调用者 | 跨函数保存的变量 |
提示：在实现寄存器文件时，建议采用异步读取、同步写入的设计。即读操作组合逻辑立即输出，写操作在时钟上升沿生效，这是现代CPU的通用做法。
2.3 关键指令实现要点
RV32I的指令可分为八大类，其中最有特色的是高位立即数加载指令：
-
LUI（Load Upper Immediate）：将20位立即数左移12位后加载到目标寄存器的高20位，低12位置零。这条指令与后续的ADDI或LW组合，可以构建完整的32位地址或数据。
-
AUIPC（Add Upper Immediate to PC）：类似LUI，但会将结果与当前PC值相加。这是实现位置无关代码（PIC）的关键指令。
-
JALR（Jump and Link Register）：用于函数返回和间接跳转。其独特之处在于目标地址计算方式：(rs1 + offset) & ~1，确保指令地址总是2字节对齐。
3. FPGA实现关键技术
3.1 五级流水线硬件结构
经典的五级流水线是CPU设计的黄金标准，我们的RV32I实现也将采用这一架构：
code复制取指(IF) → 译码(ID) → 执行(EX) → 访存(MEM) → 写回(WB)
每个阶段需要实现的关键模块：
-
取指阶段：
- PC寄存器（32位D触发器）
- 指令存储器（FPGA Block RAM实现）
- 简单的分支预测（总是预测不跳转）
-
译码阶段：
- 指令解码器（组合逻辑）
- 寄存器文件（32x32位同步写异步读）
- 立即数生成单元（根据指令类型生成不同格式的立即数）
-
执行阶段：
- ALU（支持加减、逻辑、移位运算）
- 分支判断逻辑（比较操作数并生成跳转信号）
-
访存阶段：
- 数据存储器（另一个Block RAM）
- 加载/存储对齐处理
-
写回阶段：
- 结果多路选择器（选择ALU结果或内存读取值）
- 写回寄存器文件
3.2 数据通路设计技巧
数据通路是连接各流水线阶段的"高速公路"，设计时需要注意：
-
前递（Forwarding）机制：解决RAW（读后写）冒险。当检测到前一条指令的结果是当前指令的源操作数时，直接从执行阶段或访存阶段旁路数据，而不必等待写回。
-
流水线停顿（Stall）：处理无法通过前递解决的数据冒险（如加载指令后立即使用结果）。通过插入"气泡"（空操作）保持流水线正确性。
-
分支预测错误恢复：当分支指令实际跳转方向与预测不符时，需要清空错误取入流水线的指令，并从正确地址重新取指。
注意：在初始实现阶段，可以先不考虑性能优化，采用最简单的"全停顿"方式处理所有冒险。等基本功能验证正确后，再逐步加入前递等优化机制。
4. 开发环境搭建与调试
4.1 FPGA工具链选择
推荐使用Xilinx Vivado + 廉价的Artix-7开发板（如Basys3）作为入门平台：
-
Vivado安装：
- 下载WebPACK免费版（约20GB）
- 安装时勾选Artix-7器件支持
- 配置License为免费版本
-
开发板准备：
- 连接USB编程器
- 配置跳线为JTAG模式
- 准备5V/2A电源适配器
-
验证环境：
verilog复制module top( input wire clk, output reg [3:0] leds ); reg [31:0] counter; always @(posedge clk) begin counter <= counter + 1; leds <= counter[26:23]; end endmodule这个简单的LED闪烁程序可以验证工具链和开发板工作正常。
4.2 仿真验证策略
在烧录FPGA前，必须进行充分的仿真验证：
-
单元测试：对每个独立模块（如ALU、寄存器文件）编写测试用例：
verilog复制module alu_tb; reg [31:0] a, b; reg [2:0] op; wire [31:0] y; alu uut(a, b, op, y); initial begin a = 32'h0000_0003; b = 32'h0000_0005; op = 3'b000; // ADD #10; if (y !== 32'h0000_0008) $display("ADD test failed"); op = 3'b001; // SUB #10; if (y !== 32'hFFFF_FFFE) $display("SUB test failed"); $finish; end endmodule -
系统级测试：使用预先编译的RV32I测试程序（如riscv-tests）验证整个CPU：
- 将测试程序的机器码初始化到指令存储器
- 运行足够多的时钟周期
- 检查特定内存位置的结果标志
-
波形调试：使用Vivado的波形查看器捕捉关键信号：
- PC值的变化轨迹
- 流水线各阶段的指令内容
- 寄存器文件的读写情况
5. 常见问题与调试技巧
5.1 典型问题排查表
| 现象 | 可能原因 | 排查方法 |
|---|---|---|
| PC值不递增 | 时钟信号未连接 | 检查时钟约束和实际引脚分配 |
| 寄存器写入失败 | 写使能信号未激活 | 跟踪寄存器文件的we信号波形 |
| ALU结果错误 | 操作码解码错误 | 验证opcode到ALU控制信号的映射 |
| 存储器访问异常 | 地址未对齐 | 检查lw/sw指令的地址低2位是否为0 |
| 流水线卡死 | 数据冒险未处理 | 插入NOP指令观察是否恢复 |
5.2 实战调试心得
-
增量开发：不要试图一次性实现整个CPU。建议的开发顺序：
- 先实现单周期CPU（所有指令5个周期完成）
- 再拆分为流水线（验证每条指令能正确通过各阶段）
- 最后添加冒险处理机制
-
可视化调试：利用FPGA的LED和七段数码管显示内部状态：
verilog复制// 显示当前PC值的低8位 seg7_display disp(.data(pc[7:0]), .seg(seg), .an(an)); -
断言调试法：在代码中插入即时检查：
verilog复制always @(posedge clk) begin if (mem_we && mem_addr == 32'h1000) begin $display("Memory write to 0x1000: %h", mem_data); end end -
性能评估：当基本功能正确后，可以：
- 统计CPI（Cycle Per Instruction）
- 测量最高时钟频率（通过时序约束）
- 分析资源利用率（LUT、FF、BRAM）
这个RV32I CPU的实现过程，让我深刻理解了从软件到底层硬件的完整栈。最令我惊讶的是，现代CPU中那些看似复杂的特性（如流水线、乱序执行），其基本思想都可以用相对简单的Verilog代码表达。下一步，我计划为这个CPU添加中断支持和乘法扩展指令，让它能够运行更复杂的实时操作系统。