loretta bu1. Arm PMU架构概览
性能监控单元（Performance Monitoring Unit, PMU）是现代处理器架构中用于硬件级性能分析的核心组件。在Arm架构中，PMU通过一组可编程的事件计数器实现对处理器各类行为的监控，包括但不限于指令执行周期、缓存命中/失效、分支预测准确率等关键指标。这些指标对于系统调优、性能瓶颈定位以及能效分析具有不可替代的价值。
Armv8-A架构中的PMU采用分层设计，其寄存器组按照异常级别（EL0-EL3）进行权限划分。其中，PMEVCNTRn_EL0（n=0-30）是一组64位事件计数器寄存器，每个寄存器对应一个特定的事件类型。这些寄存器在AArch64执行状态下可被完整访问，而在AArch32状态下可能仅支持32位访问（具体取决于实现）。
关键特性：PMUv3架构支持最多31个通用计数器（PMEVCNTRn_EL0）和1个固定功能计数器（PMCCNTR_EL0），实际可用数量由实现定义。从Armv8.4开始引入的FEAT_PMUv3p5特性进一步增强了外部访问控制能力。
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2. PMEVCNTRn_EL0寄存器详解
2.1 寄存器结构与访问特性
PMEVCNTRn_EL0寄存器采用64位宽度设计，其位域结构如下：
code复制63 32 31 0
+-------------------------------+-------------------------------+
| Event counter n | Event counter n |
| (高32位) | (低32位) |
+-------------------------------+-------------------------------+
访问特性说明：
- AArch64模式：支持完整的64位读写访问
- AArch32模式：仅低32位保证可用，高32位读取可能返回UNKNOWN值
- 复位状态：所有位在复位时处于不确定状态（标记为"xxxx"）
寄存器偏移地址遵循规律：0x80 + 8×n（n=16-30），例如：
- PMEVCNTR16_EL0：0x80
- PMEVCNTR17_EL0：0x88
- ...
- PMEVCNTR30_EL0：0xF8
2.2 访问控制机制
PMU寄存器的访问受到多层次权限控制，主要涉及以下寄存器：
-
PMUSERENR_EL0：用户态访问使能
- 位[0]（EN）：置1时允许EL0访问PMU寄存器
- 典型应用场景：用户态性能分析工具
-
MDCR_EL2/EL3：虚拟化和安全扩展控制
- MDCR_EL2.TPM：EL2下禁止非安全EL1访问PMU
- MDCR_EL3.TPM：EL3下禁止非安全访问PMU
-
FEAT_PMUv3p5新增机制：
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