1. 项目概述：当硬件加速遇上经典算法
在嵌入式视觉领域，手写数字识别一直是个有趣的挑战。传统方案多采用MCU运行轻量级神经网络，但这次我们换个思路——用FPGA的并行计算能力硬解这个经典问题。没有复杂的深度学习框架，没有现成的IP核调用，纯粹用Verilog从零搭建识别流水线，这种"暴力实现"反而能让我们看清算法本质。
我选择MNIST数据集作为基准，主要考虑其适中的复杂度（28x28灰度图）和明确的评估标准。整个项目从图像预处理、特征提取到分类器设计全部自主实现，最终在Xilinx Artix-7上达到了92.3%的识别准确率，而功耗仅为同性能MCU方案的1/5。这种"轮子再造"的过程，对理解计算机视觉的底层逻辑特别有帮助。
2. 核心架构设计思路
2.1 为什么选择FPGA？
与通用处理器不同，FPGA允许我们定制专属的数据通路。手写数字识别中的卷积、池化等操作，本质都是高度规则化的并行计算。通过设计专用硬件电路，可以实现：
- 单周期完成多像素并行计算（利用FPGA的DSP切片）
- 流水线化处理各阶段任务（预处理→特征提取→分类）
- 精确控制时序以满足实时性要求（固定延迟保证）
2.2 简化版识别流水线
考虑到资源限制，我设计了三级处理架构：
- 预处理单元：实时接收串行像素数据，完成均值滤波和二值化
- 特征提取层：并行计算4方向Sobel边缘特征
- 决策模块：基于硬编码的权重矩阵实现最近邻分类
注意：这个设计放弃了可训练性，所有参数通过MATLAB离线训练后固化到ROM中。虽然牺牲了灵活性，但换来了极致的速度——单帧处理仅需836个时钟周期（100MHz下8.36μs）
3. 关键模块实现细节
3.1 图像预处理优化
输入图像通过UART以115200bps传输，采用双缓冲机制：
verilog复制reg [7:0] line_buffer[0:27][0:27]; // 当前帧缓存
reg [7:0] next_buffer[0:27][0:27]; // 下一帧缓存
always @(posedge uart_rx_valid) begin
next_buffer[row][col] <= uart_data;
if (col==27 && row==27) begin
line_buffer <= next_buffer; // 整帧就绪后切换缓冲
frame_ready <= 1'b1;
end
end
滤波算法采用3x3窗口的均值滤波器，通过移位相加替代除法：
verilog复制// 9像素求和优化设计
sum = (pixel1 + pixel2 + pixel3) >> 1
+ (pixel4 + pixel5 + pixel6) >> 1
+ (pixel7 + pixel8 + pixel9) >> 1;
threshold = sum / 9; // 实际用常数替代
3.2 特征提取的硬件化改造
传统Sobel算子需要两个3x3卷积核，我们将其拆解为：
- 行方向差分计算（水平特征）
verilog复制always @(*) begin
Gx = (line_buffer[i-1][j+1] + 2*line_buffer[i][j+1] + line_buffer[i+1][j+1])
- (line_buffer[i-1][j-1] + 2*line_buffer[i][j-1] + line_buffer[i+1][j-1]);
end
- 列方向差分计算（垂直特征）
- 幅值计算用绝对值之和替代开方（节省DSP资源）
最终提取四个方向的边缘强度（0°,45°,90°,135°）作为特征向量。
3.3 分类器的硬件友好实现
采用简化版KNN算法：
- 预存100个典型样本的特征向量（占用18kb BRAM）
- 计算输入特征与所有样本的曼哈顿距离
- 找出前5个最近邻投票决策
距离计算采用流水线设计：
code复制Stage1: 读取样本特征
Stage2: 并行计算4方向差值绝对值
Stage3: 累加器求和
Stage4: 比较器树找出最小值
4. 资源优化技巧实录
4.1 存储压缩方案
原始MNIST图像为784字节/帧，通过以下优化降至196字节：
- 二值化后1bit/像素 → 98字节
- 特征向量4x7x7=196维，每维8bit → 196字节
4.2 计算并行化技巧
利用FPGA的DSP48E1原语实现乘加运算：
verilog复制DSP48E1 #(
.USE_DPORT("TRUE"),
.MREG(1)
) dsp_inst (
.CLK(clk),
.A(a_input),
.B(b_input),
.C(c_input),
.P(p_out)
);
4.3 时序收敛经验
关键路径出现在KNN的比较器树，通过以下手段优化：
- 插入流水线寄存器平衡各阶段延迟
- 将大位宽比较拆分为字节比较
- 使用FPGA提供的进位链资源(CARRY4)
5. 实测性能与优化空间
在Xilinx xc7a35t器件上的实现结果：
- 最大时钟频率：127MHz
- 资源占用：
- LUT: 12,304 (46%)
- FF: 9,857 (37%)
- DSP: 28 (40%)
- 识别准确率：92.3%（测试集）
- 功耗：0.8W @100MHz
对比树莓派4B的软件实现：
| 指标 | FPGA方案 | 树莓派(Python) |
|---|---|---|
| 延迟 | 8.36μs | 2.1ms |
| 功耗 | 0.8W | 3.5W |
| 准确率 | 92.3% | 95.7% |
未来优化方向：
- 采用Winograd算法优化卷积计算
- 增加在线学习能力（需外接DRAM）
- 尝试混合精度量化（4bit权重+8bit激活）
这个项目的价值不在于达到SOTA性能，而在于揭示了一个事实：即使是最基础的硬件描述语言，只要充分理解算法本质，也能构建出高效的专用计算架构。当你在Verilog中手动实现每一个乘法器、每一级流水线时，对计算机视觉的理解会深入到晶体管级别的节奏里。