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Verilator中BLKANDNBLK混合赋值错误解析与解决方案

白黔

1. Verilator混合赋值错误解析

在FPGA开发中，Verilator作为高效的SystemVerilog仿真器，对代码质量有着严格的要求。BLKANDNBLK错误是初学者常遇到的典型问题，它直指数字电路设计中的一个核心原则——信号驱动方式的统一性。

这个错误的本质是同一个寄存器变量被同时用阻塞赋值(=)和非阻塞赋值(<=)驱动。虽然SystemVerilog标准本身允许这种写法，但不同仿真器对这类代码的处理方式可能存在差异。Verilator选择将其作为错误抛出，正是为了避免仿真结果的不确定性。

重要提示：在同步数字电路设计中，组合逻辑必须使用阻塞赋值，时序逻辑必须使用非阻塞赋值，这是业界公认的代码规范。混合使用两种赋值方式会导致竞争条件和仿真结果不一致。

2. 错误场景深度分析

2.1 典型错误模式

最常见的错误模式如下例所示：

systemverilog复制logic [7:0] data_reg;
always @(posedge clk) begin
    data_reg[6:1] <= new_data;  // 非阻塞赋值
end
always_comb begin
    data_reg[0] = comb_logic;   // 阻塞赋值
    data_reg[7] = another_sig;  // 阻塞赋值
end

这段代码中，data_reg寄存器同时被时序逻辑和组合逻辑驱动，虽然操作的位域看似不重叠，但Verilator在5.038版本后会严格检查这种情况。

2.2 Verilator的检查逻辑

Verilator对BLKANDNBLK的检查包含两个关键条件：

存在对同一变量的阻塞和非阻塞赋值
Verilator无法证明这些赋值操作的是完全不重叠的位域

从5.038版本开始，只有当阻塞赋值位于组合逻辑中时才会报错。这是因为时序逻辑中的阻塞赋值本身就是危险信号，应该被其他规则禁止。

3. 解决方案与最佳实践

3.1 寄存器分离方案

最安全的做法是将寄存器分离，这是工业级代码的推荐写法：

systemverilog复制logic [7:0] data_comb;
logic [7:0] data_ff;

always_comb begin
    data_comb = {another_sig, 5'b0, comb_logic}; 
end

always @(posedge clk) begin
    data_ff <= {new_data, 2'b0}; 
end

assign final_data = data_comb | data_ff;

这种写法的优势：

完全隔离组合和时序逻辑
每位都有明确的驱动来源
仿真行为在所有工具中一致
便于静态时序分析

3.2 使用split_var属性

对于需要保持单一变量的场景，可以使用Verilator的特殊属性：

systemverilog复制logic [7:0] data_reg /*verilator split_var*/;

这个指令会让Verilator自动将寄存器拆分为多个独立信号。但需要注意：

会增加调试复杂度
不适用于需要精确位控制的场景
不是标准SystemVerilog语法

3.3 条件禁用警告

在确保证明安全的情况下，可以局部禁用警告：

systemverilog复制// verilator lint_off BLKANDNBLK
logic [3:0] special_reg;
always @(posedge clk) special_reg[3:1] <= ...;
always_comb special_reg[0] = ...; 
// verilator lint_on BLKANDNBLK

禁用警告的条件必须严格满足：

操作的位域确实不重叠
阻塞赋值仅在组合逻辑中使用
有详细的注释说明原因

4. 深入理解赋值语义

4.1 阻塞赋值机制

阻塞赋值(=)的特性：

立即执行，右侧表达式计算和左侧赋值在同一仿真周期完成
顺序敏感，后续代码能看到赋值结果
用于组合逻辑建模
相当于硬件中的直接连线

典型应用场景：

systemverilog复制always_comb begin
    a = b & c;  // 组合逻辑
    d = a | e;  // 能立即看到a的新值
end

4.2 非阻塞赋值机制

非阻塞赋值(<=)的特性：

赋值操作被调度到时间步结束时执行
右侧表达式立即计算，但赋值延迟
并行执行，顺序不影响结果
用于时序逻辑建模
相当于寄存器采样

典型应用场景：

systemverilog复制always @(posedge clk) begin
    reg1 <= in1;  // 这三个赋值
    reg2 <= in2;  // 是并行执行的
    reg3 <= in3;  // 顺序不重要
end

5. 混合赋值的危险场景

5.1 仿真器差异实例

考虑以下代码在不同仿真器中的行为：

systemverilog复制logic [1:0] counter;
always @(posedge clk) begin
    counter[1] <= ~counter[1];
    counter[0] = ~counter[0];
end

可能出现的仿真结果：

Verilator：严格按标准，先执行阻塞赋值
某些商用仿真器：可能优化掉看似冗余的赋值
硬件实际行为：存在亚稳态风险

5.2 竞争条件分析

混合赋值可能导致的竞争条件：

阻塞赋值立即更新值，影响同一周期内的非阻塞赋值
仿真delta周期调度顺序影响最终结果
综合后电路可能出现毛刺和时序违例

6. 高级调试技巧

6.1 波形调试方法

当遇到BLKANDNBLK错误时，建议：

在测试平台中强制分开观察信号

systemverilog复制logic [3:0] foo;
logic [3:0] foo_comb = foo; // 组合部分
logic [3:0] foo_seq;        // 时序部分
always @(foo) foo_comb = foo;
always @(posedge clk) foo_seq <= foo;

使用不同的波形颜色标记组合和时序部分
检查时钟边沿附近的信号变化

6.2 静态检查方法

在代码层面可以采用：

自动化lint工具预检查
正则表达式搜索=.*<=|<=.*=模式
自定义脚本检查always块类型与赋值方式匹配

7. 工程实践建议

7.1 团队编码规范

建议在团队规范中明确规定：

always_comb中只使用阻塞赋值
always_ff中只使用非阻塞赋值
禁止在同一个always块中混用两种赋值
寄存器信号添加_reg后缀
组合信号添加_comb后缀

7.2 验证策略

针对赋值方式的验证应包括：

仿真阶段开启所有相关警告
代码审查重点检查时序逻辑
综合后网表比对检查
形式验证检查信号一致性

8. 性能考量

8.1 仿真性能影响

混合赋值会导致：

Verilator需要插入额外的检查代码
仿真调度复杂度增加
调试难度加大
波形文件体积增大

实测数据显示，规范的代码可以提高仿真速度15-20%。

8.2 综合结果差异

不同处理方式产生的硬件资源：

分离寄存器方案：可能需要额外多路选择器
split_var方案：可能优化出更紧凑布局
混合方案：可能导致不可预测的逻辑优化

9. 历史版本兼容性

Verilator版本行为变化：

5.038前：所有混合赋值都报错
5.038后：仅组合逻辑中的阻塞赋值报错
最新版：增加了更精细的位域重叠分析

迁移建议：

新项目直接使用最新规范
旧项目逐步清理混合赋值
设置版本相关的lint规则

10. 相关错误扩展

类似的Verilator错误还包括：

MULTIDRIVEN：同一信号多个驱动源
BLKSEQ：时序逻辑中使用阻塞赋值
NONBLKDRIVEN：组合逻辑中使用非阻塞赋值

这些错误都指向同一个核心原则：明确区分组合和时序逻辑。