1. FPGA工程师面试题解析与实战指南
作为一位在FPGA领域摸爬滚打多年的工程师，我深知面试准备的重要性。这份汇总不仅是我个人经验的结晶，也包含了这些年面试别人和被面试过程中遇到的经典问题。Verilog作为FPGA开发的基石语言，其掌握程度直接决定了工程师的开发能力上限。
在硬件设计领域，FPGA工程师需要具备从底层电路到系统架构的全栈思维。面试官通常会通过一系列递进式问题，考察候选人的基础知识扎实程度和实际问题解决能力。下面我将从基础概念到高级应用，系统梳理FPGA工程师面试中的高频考点。
重要提示：FPGA面试不仅考察知识记忆，更注重设计思维。建议在准备时多思考"为什么这样设计"，而不仅是"这是什么"
1.1 Verilog核心语法精要
时序逻辑与组合逻辑的区别是必问题目。实际工程中，90%的初学者错误都源于对这两种逻辑的混淆。时序逻辑用always@(posedge clk)描述，具有记忆功能；组合逻辑用assign或always@(*)描述，输出仅依赖当前输入。我曾见过一个典型案例：工程师误将组合逻辑写成时序逻辑，导致系统出现难以调试的亚稳态问题。
阻塞赋值(=)与非阻塞赋值(<=)的区别同样关键。简单来说：在always块中使用非阻塞赋值模拟寄存器行为，阻塞赋值用于组合逻辑。一个经验法则是：只要涉及时钟沿触发的逻辑，一律使用非阻塞赋值。某次代码审查中，我发现团队新人混用两种赋值方式，导致仿真结果与实际硬件行为不一致。
1.2 状态机设计要点
有限状态机(FSM)是FPGA设计的核心模式。面试常要求对比Mealy和Moore型状态机的差异。Moore型的输出仅与当前状态有关，而Mealy型的输出还受输入影响。在实际项目中，Moore型更易于调试但响应稍慢，Mealy型效率更高但容易产生毛刺。
三段式状态机是最佳实践模板：
- 状态寄存器更新（时序逻辑）
- 下一状态逻辑（组合逻辑）
- 输出逻辑（组合或时序）
我曾优化过一个状态机设计，将混乱的单always块重构为清晰的三段式，代码可读性提升300%，后续功能扩展也变得轻松许多。
2. 时序约束与时钟域交叉
2.1 建立保持时间分析
建立时间(Setup Time)和保持时间(Hold Time)是时序分析的基础。面试官可能会要