1. 2.4G蓝牙Fractional-N PLL设计概述
在无线通信芯片设计中,锁相环(PLL)电路堪称射频前端的"心脏"。特别是工作于2.4GHz ISM频段的蓝牙设备,其频率合成器的性能直接决定了通信质量。传统整数分频PLL由于频率分辨率受限,难以满足现代蓝牙标准对信道间隔的严苛要求。而Fractional-N PLL通过分数分频技术,可以在保持高参考频率的同时实现精细的频率步进,这使其成为蓝牙5.0及以上版本芯片的首选方案。
我最近基于Cadence平台完成了一个完整的2.4G Fractional-N PLL设计项目,从系统建模到电路实现,积累了不少实战经验。这个设计采用TSMC 40nm工艺,包含Sigma-Delta调制器、电荷泵、压控振荡器等关键模块,相位噪声达到-100dBc/Hz@1MHz偏移,完全满足蓝牙低功耗(BLE)标准要求。下面我将从设计思路到实现细节,分享这个项目中的关键技术要点。
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2. 系统架构与关键参数设计
2.1 频率规划与分频比计算
蓝牙5.0标准规定2.4GHz频段分为40个信道,每个信道间隔2MHz。我们的设计目标是在2402MHz-2480MHz范围内实现1MHz的频率分辨率。假设参考时钟为40MHz,整数分频模式下最小步进就是40MHz,显然无法满足要求。
采用Fractional-N架构后,分频比N可以表示为整数部分K和小数部分α:
code复制N = K + α = K + M/F
其中M是分子(0 ≤ M < F),F是分母(固定值)。在我们的设计中取F=40,这样频率分辨率就是:
code复制f_step = f_ref / F = 40MHz / 40 = 1MHz
例如要生成2441MHz(蓝牙信道30):
code复制N = 2441 / 40 = 61.025
K = 61, M = 1 (因为0.025×40=1)
2.2 相位噪声预算分配
相位噪声是PLL最关键的指标之一。根据蓝牙标准,1MHz偏移处的相位噪声需优于-90dBc/Hz。我们的设计采用以下噪声分配方案:
- VCO贡献:-105dBc/Hz @1MHz
- 分频器贡献:-120dBc/Hz
- 电荷泵贡献:-110dBc/Hz
- 环路滤波器贡献:-115dBc/Hz
