艾古力斯1. ARM缓存机制基础解析
在计算机体系结构中，处理器速度与内存访问速度之间的差距被称为"内存墙"。ARM架构通过引入多级缓存系统来缓解这个问题，其中指令缓存(ICache)和数据缓存(DCache)是最核心的组成部分。让我们从一个真实的场景开始理解：当你在手机上滑动社交媒体页面时，处理器需要快速加载和执行大量指令，同时处理图片数据。如果没有缓存，每次获取指令和数据都需要访问主存，这将导致明显的卡顿。
ARM922T处理器采用8KB大小的ICache和DCache，每个缓存由256个缓存线(cache line)组成，每条缓存线32字节(8个字)。这种组织结构可以表示为：
- 64路组相联(64-way set-associative)
- 4个独立段(segment)，每段包含64条缓存线
- 使用修改的虚拟地址(MVA)进行寻址
缓存工作的核心原理是局部性原理，包括：
- 时间局部性：最近访问的数据很可能再次被访问
- 空间局部性：访问某个地址时，其附近地址也很可能被访问
关键提示：缓存配置必须与MMU协同工作。在MMU启用前启用缓存会导致不可预测的行为，因为此时内存区域的缓存属性尚未定义。
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2. 缓存命中与未命中机制
2.1 缓存查找流程
当处理器发出内存访问请求时，缓存系统会执行以下步骤：
- 地址转换：通过MMU将虚拟地址(VA)转换为修改的虚拟地址(MVA)
- 段选择：使用MVA的[6:5]位选择缓存段
- 标签比对：将MVA的[31:7]位与缓存线中存储的标签比较
- 命中判断：若标签匹配且有效位为1，则缓存命中；否则为未命中
在ARM922T中，缓存命中时的访问延迟通常为1个时钟周期，而未命中时可能需要数十甚至上百个周期，具体取决于主存速度和总线状态。
2.2 缓存未命中处理
当发生缓存未命中时，系统行为取决于内存区域的缓存属性(Ctt位)：
| Ctt值 | 内存区域类型 | 未命中处理行为 |
|---|---|---|
| 0 | 非缓存区域 | 在AMBA ASB总线上发起单次非顺序访问 |
| 1 | 缓存区域 | 执行8字(32字节)的缓存线填充(linefill) |
缓存线填充过程可能涉及替