FPGA控制SPI Flash存储系统的设计与实现

1. 项目概述：FPGA控制的SPI Flash存储系统

在嵌入式系统开发中，外部存储扩展是常见需求。W25Qxx系列SPI Flash因其高性价比、小封装和易用性，成为众多项目的首选存储方案。这套Verilog代码实现了一个完整的FPGA控制方案，通过UART接口与上位机通信，能够对W25Q128/W25Q64/W25Q32/W25Q16等系列Flash芯片进行全功能控制。

这套系统的核心价值在于：

• 将复杂的SPI Flash操作封装为简单的UART指令
• 提供完整的读写擦除功能，支持最大128Mb容量
• 模块化设计便于移植到不同FPGA平台
• 经过实际硬件验证的稳定解决方案

2. 硬件架构设计解析

2.1 核心芯片选型与接口设计

系统硬件架构围绕三个核心组件构建：

1. FPGA主控：采用Altera Cyclone IV E系列，主要考虑因素：

   • 内置PLL满足多时钟需求
   • 足够逻辑单元实现复杂状态机
   • 广泛的市场保有量

2. SPI Flash：支持全系列W25Qxx芯片，关键参数对比：

3. UART接口：采用CH340G USB转串口芯片，配置为：
   • 波特率：115200bps（可调）
   • 数据位：8位
   • 无校验位
   • 1位停止位

2.2 时钟系统实现细节

时钟管理是系统稳定性的关键，设计中采用三级时钟架构：

1. 外部时钟输入：24MHz有源晶振，提供基准时钟
2. PLL配置：

   verilog复制altpll #(
       .clk0_divide_by(3),
       .clk0_duty_cycle(50),
       .clk0_multiply_by(12),
       .clk0_phase_shift("0"),
       .inclk0_input_frequency(41666)  // 24MHz
   ) pll_inst (
       .inclk0(clk_24m),
       .c0(clk_100m),
       .locked(pll_locked)
   );
   

3. 时钟域划分：
   • 100MHz：主逻辑时钟
   • 12.5MHz：SPI时钟（由100MHz 8分频得到）
   • 1MHz：低速外设时钟

关键提示：PLL锁定信号(pll_locked)必须用于系统复位控制，确保时钟稳定前不进行任何操作。

3. 核心功能模块实现

3.1 UART通信模块深度解析

UART模块采用经典的"过采样"设计，在100MHz时钟下实现精确的115200bps通信：

3.1.1 接收器状态机设计

接收状态机包含5个状态：

1. IDLE：等待起始位
2. START_BIT：验证起始位
3. DATA_BITS：采样8位数据
4. STOP_BIT：检测停止位
5. PARITY_CHECK：可选校验位检查

关键采样点计算：

verilog复制localparam BAUD_DIV = 100_000_000 / 115200;  // 868
always @(posedge clk_100m) begin
    if(state == DATA_BITS) begin
        if(bit_cnt == BAUD_DIV*3/4)  // 在比特周期75%处采样
            rxd_shift <= {rxd_shift[6:0], rxd_pin};
    end
end

3.1.2 发送器时序控制

发送时序采用"比特周期计数器"实现：

verilog复制always @(posedge clk_100m) begin
    if(tx_state != IDLE) begin
        if(baud_cnt == BAUD_DIV-1) begin
            baud_cnt <= 0;
            bit_cnt <= bit_cnt + 1;
        end else begin
            baud_cnt <= baud_cnt + 1;
        end
    end
end

3.2 SPI协议引擎实现

SPI控制器采用模块化设计，支持6种基本操作模式：

3.2.1 通用SPI状态机

所有SPI操作共享相同的状态机框架：

verilog复制localparam [2:0] 
    SPI_IDLE = 0,
    SPI_CS_LOW = 1,
    SPI_CLK_HIGH = 2,
    SPI_CLK_LOW = 3,
    SPI_CS_HIGH = 4;
    
always @(posedge clk_100m) begin
    case(spi_state)
        SPI_IDLE: if(start) spi_state <= SPI_CS_LOW;
        SPI_CS_LOW: spi_state <= SPI_CLK_HIGH;
        SPI_CLK_HIGH: begin
            spi_clk <= 1'b1;
            spi_state <= SPI_CLK_LOW;
        end
        // ...其他状态转移
    endcase
end

3.2.2 典型操作时序

以"写指令+读数据"操作为例：

1. 拉低CS信号
2. 在MOSI上发送指令字节(如0x03读取)
3. 发送24位地址
4. 在MISO上读取数据
5. 拉高CS信号

经验分享：SPI时钟相位(CPHA)和极性(CPOL)必须与Flash规格书一致。W25Qxx通常使用模式0(CPOL=0, CPHA=0)。

3.3 Flash操作控制逻辑

3.3.1 写使能序列

任何写入/擦除操作前必须发送写使能：

verilog复制task send_write_enable;
begin
    spi_start(8'h06, 0, 0, 0);  // 06h是写使能指令
    wait(spi_done);
    // 必须等待t_WEL时间(典型值50us)
    delay_us(100);  // 留足余量
end
endtask

3.3.2 页编程流程

页编程(最大256字节)的关键步骤：

1. 发送写使能(06h)
2. 发送页编程指令(02h) + 24位地址
3. 发送数据(1-256字节)
4. 等待编程完成(t_PP时间)

verilog复制reg [7:0] page_buffer [0:255];
integer i;
for(i=0; i<256; i=i+1) begin
    spi_write_byte(page_buffer[i]);
end

4. 系统集成与调试

4.1 顶层模块接口定义

verilog复制module w25qxx_code_uart_top(
    input  wire clk_24m,      // 24MHz主时钟
    input  wire rst_n,        // 低电平复位
    // SPI接口
    output wire spi_sck,
    output wire spi_cs_n,
    output wire spi_mosi,
    input  wire spi_miso,
    // UART接口
    input  wire uart_rxd,
    output wire uart_txd,
    // 状态指示
    output wire [3:0] leds
);

4.2 上电初始化序列

1. PLL锁定等待(约1ms)
2. 硬件复位Flash(通过CS信号)
3. 读取Flash ID验证连接
4. 发送就绪信号给上位机

verilog复制initial begin
    wait(pll_locked);
    reset_flash();
    read_id();
    if(id_correct)
        uart_send("READY");
    else
        uart_send("ERROR");
end

4.3 典型调试问题解决

问题1：SPI通信无响应

• 检查CS信号是否正常拉低
• 确认时钟极性设置正确
• 测量SPI线路是否有信号

问题2：写入数据校验错误

• 确保写使能序列正确执行
• 检查页编程地址是否对齐
• 验证写入后等待时间足够

问题3：UART数据丢失

• 确认波特率误差在允许范围内
• 检查FIFO是否溢出
• 验证时钟域同步逻辑

5. 性能优化与扩展

5.1 SPI时钟优化策略

默认12.5MHz时钟可提升至50MHz：

verilog复制// 修改PLL输出为200MHz
// SPI分频系数设为4
parameter SPI_DIV = 4;  // 200MHz/4 = 50MHz

注意：高速SPI需要缩短走线长度，并做好阻抗匹配。

5.2 多芯片扩展方案

通过片选信号扩展支持多Flash：

verilog复制reg [3:0] spi_cs_n;
always @(*) begin
    case(flash_select)
        2'b00: spi_cs_n = 4'b1110;
        2'b01: spi_cs_n = 4'b1101;
        // ...其他片选
    endcase
end

5.3 DMA传输优化

添加DMA引擎实现自动数据传输：

1. 源/目的地址设置
2. 传输长度配置
3. 中断通知机制

verilog复制dma_engine dma(
    .clk(clk_100m),
    .start(dma_start),
    .src_addr(src_addr),
    .dst_addr(dst_addr),
    .len(len),
    .done(dma_done)
);

6. 实测性能数据

在Cyclone IV EP4CE10平台上测试结果：

7. 工程移植指南

7.1 移植到Xilinx平台

主要修改点：

1. 替换PLL模块为DCM/MMCM
2. 调整时序约束
3. 修改引脚约束文件

7.2 参数配置调整

关键参数宏定义：

verilog复制`define FLASH_SIZE   128   // 单位Mb
`define UART_BAUD    115200
`define SPI_DIV      8     // 分频系数
`define FIFO_DEPTH   8192  // FIFO深度

7.3 测试验证流程

1. 仿真测试：使用ModelSim运行testbench
2. 静态时序分析：确保满足时序约束
3. 在线调试：通过SignalTap观察信号

这套代码在实际项目中已经验证过稳定性，我在多个工业控制项目中成功应用。最难调试的部分其实是SPI的时序同步，建议新手可以先用低速时钟(如1MHz)验证功能，再逐步提高频率。