基于FPGA的低成本频谱分析仪设计与实现

1. 项目概述：FPGA频谱仪的设计初衷

去年实验室需要添置一台频谱分析仪，看到安捷伦中端型号的报价单时，我默默把申请报告塞回了抽屉。商用设备固然性能优异，但对于日常教学和一般研发，我们真的需要那些用不上的高级功能吗？于是萌生了自己开发基于FPGA的频谱分析系统的想法。

FPGA在实时信号处理方面具有独特优势：首先，并行计算架构特别适合FFT这类算法，2048点FFT在Xilinx Artix-7上只需3.2μs；其次，硬件可编程特性允许随时调整系统架构。我们最终实现的频谱仪核心指标如下：

• 频率范围：0-50MHz（基于AD9208 ADC）
• 动态范围：72dB
• 频率分辨率：24.4kHz（2048点@50MSPS）
• 功耗：<5W

相比动辄数十万的商用设备，这套方案BOM成本不到3000元，特别适合高校实验室和中小企业研发部门。更重要的是，整个开发过程让我对数字信号处理的硬件实现有了更深刻的理解。

2. 硬件架构设计

2.1 系统框图与信号链

整个系统的信号链路可以划分为三个主要模块：

1. 模拟前端：

   • 抗混叠滤波器：采用7阶椭圆滤波器，截止频率45MHz
   • ADC驱动电路：THS4521全差分放大器
   • 时钟生成：SI5341低抖动时钟发生器

2. 数字处理单元：

   mermaid复制graph TD
       A[ADC数据] --> B[双沿采样]
       B --> C[数据缓存]
       C --> D[FFT运算]
       D --> E[幅值计算]
       E --> F[结果输出]
   

3. 控制与接口：

   • UART转USB接口
   • 上位机显示程序（Python+PyQt）

2.2 关键器件选型

FPGA选型考量：

• Xilinx Artix-7 XC7A35T：满足需求的最低成本方案
• 主要资源消耗：
  • 18个DSP48E1（FFT核占用12个）
  • 50kB Block RAM（存储旋转因子和采样数据）
  • 6000个LUT（控制逻辑和接口）

ADC选型对比：

最终选择AD9208的原因：

1. 100MSPS采样率满足奈奎斯特准则
2. LVDS接口抗干扰能力强
3. 成本优势明显

3. 数字信号处理实现

3.1 FFT模块设计

Xilinx FFT IP核配置要点：

• 定点数格式：Q1.15（节省资源）
• 流水线模式：最优速度
• 数据顺序：自然顺序输出
• 旋转因子存储：Block RAM

状态机控制逻辑优化：

verilog复制always @(posedge clk) begin
    case(state)
        IDLE: 
            if(adc_ready) begin
                fft_start <= 1'b1;
                state <= FFT_CALC;
                // 添加延迟计数器
                delay_cnt <= 4'd0; 
            end
        FFT_CALC:
            if(delay_cnt == 4'd10) begin
                ram_wr_en <= 1'b1;
                state <= DATA_OUT;
            end else begin
                delay_cnt <= delay_cnt + 1;
            end
        DATA_OUT:
            if(uart_tx_ready) begin
                ram_rd_en <= 1'b1;
                state <= IDLE;
            end
    endcase
end

3.2 双沿采样技术实现

AD9208输出数据速率（100MHz）与FPGA主时钟（50MHz）的匹配方案：

verilog复制always @(posedge clk or negedge clk) begin
    if(rst) begin
        data_buffer <= 16'b0;
    end else begin
        // 上升沿捕获高字节
        if(clk) data_buffer[15:8] <= adc_data; 
        // 下降沿捕获低字节
        else data_buffer[7:0] <= adc_data;
    end
end

时序约束关键点：

tcl复制set_multicycle_path 2 -setup -from [get_clocks clk] -to [get_clocks clk]
set_multicycle_path 1 -hold -from [get_clocks clk] -to [get_clocks clk]

3.3 幅值计算优化

CORDIC算法实现复数模值计算：

verilog复制cordic_0 magnitude_calculator (
    .aclk(clk),
    .s_axis_cartesian_tvalid(1'b1),
    .s_axis_cartesian_tdata({imag, real}),
    .m_axis_dout_tvalid(),
    .m_axis_dout_tdata(magnitude)
);

延迟补偿方案：

• 16位数据：7周期延迟
• 超过16位：每增加4位延迟+1周期
• 状态机需根据数据位宽动态调整等待周期

4. 系统调试与优化

4.1 频谱泄露问题解决

现象：输入10MHz正弦波时，频谱出现多个旁瓣

原因分析：

• 采样时长不是信号周期的整数倍
• 矩形窗导致频谱泄露

解决方案：

1. 添加汉宁窗函数：

   verilog复制// 窗函数系数存储
   reg [15:0] hann_window [0:2047];
   always @(posedge clk) begin
       windowed_data <= raw_data * hann_window[addr];
   end
   

2. 窗函数带来的幅值补偿：
   • 计算窗函数的相干增益（汉宁窗为0.5）
   • 最终幅值 = 原始幅值 / 0.5

4.2 资源优化技巧

1. 旋转因子存储优化：

   • Block RAM配置为双端口模式
   • 实部和虚部系数合并存储
   • 节省约35%的存储资源

2. 复数乘法器复用：

   • 2048点FFT分4个阶段
   • 每个阶段复用同一组乘法器
   • 增加流水线寄存器保持数据同步

3. 时序优化：

   tcl复制set_clock_groups -asynchronous -group {clk adc_clk}
   set_input_delay -clock clk 2 [get_ports adc_data*]
   

5. 性能测试结果

5.1 基本指标测试

5.2 典型信号测试

1. 单频信号测试：

   • 输入：10MHz，-10dBm正弦波
   • 观测：频谱峰值位于10MHz，SNR=68dB

2. 双音测试：

   • 输入：15MHz和20MHz，幅度差3dB
   • 观测：能够清晰分辨两个频率分量

3. 调制信号测试：

   • 输入：10MHz载波，1MHz FM调制
   • 观测：频谱展宽符合理论预期

6. 常见问题与解决方案

6.1 FFT结果异常排查

现象：输出频谱出现规律性尖峰

可能原因及解决方案：

1. ADC输入悬空：

   • 检查前端连接
   • 未使用时接地

2. 时钟抖动过大：

   • 测量时钟相位噪声
   • 考虑使用更好的时钟源

3. 电源噪声：

   • 增加电源去耦电容
   • 使用LDO代替开关电源

6.2 上位机显示问题

数据包丢失处理：

1. 添加帧头帧尾校验：

   python复制def parse_data(data):
       if data[0] == 0xAA and data[-1] == 0x55:
           return data[1:-1]
       else:
           return None
   

2. 实现简单的重传机制

显示刷新率优化：

1. 采用双缓冲技术
2. 使用PyQt的QTimer控制刷新率
3. 对数据进行降采样显示

7. 项目改进方向

1. 多通道扩展：

   • 时分复用FFT核
   • 增加ADC通道数
   • 设计通道切换逻辑

2. 高级触发功能：

   • 电平触发
   • 边沿触发
   • 窗触发

3. 自动测量功能：

   • 峰值搜索
   • 信道功率计算
   • ACPR测量

4. 显示增强：

   • 瀑布图显示
   • 余辉模式
   • 标记功能

这个FPGA频谱仪项目从构思到实现历时三个月，期间经历了多次设计迭代。最大的收获是深入理解了数字信号处理算法在硬件上的实现细节。比如在调试频谱泄露问题时，不得不重新学习窗函数理论；在优化资源利用率时，对FPGA的架构有了更直观的认识。